课题十六 二进制计数器
二进制计数器
（a）Sample mode: The output follows the input （b）Hold mode: The output is held constant
until sample mode is resumed
（输出保持不变直到采样方式恢复）
2、The main application of S/H circuits is to hold the input signal to an ADC constant during conversion
Chapter 5 Data Acquisition Circuits
Prof. Dehan Luo
Section One Sample and hold
第一节 采样与保持 Architecture of data acquisition systems
Intelligent Sensors System
Intelligent Sensors System
5-5
School of Information Engineering
Chapter 5 Data Acquisition Circuits
Prof. Dehan Luo
Sample & hold and Basic S/H circuit (Cont.)（续）
2、Operation（工作过程）
Counter is reset Analog input is sampled While VA > VB counter increments When VA=VB counter stops and binary code is available at the output （当VA=VB ，计数器停止计数， 输出端输出二进制数）
EDA论文用程序输入法设计16位二进制加法计算器
用程序输入法设计16位二进制加法计算器班级 xxxx 姓名 xxx 学号 xxxxx内容提要:计数器是数字系统中使用较多的一种时序逻辑器件。
计数器的基本功能是统计时钟脉冲的个数，即对脉冲实现计数操作。
计数器也可以作为分频、定时、脉冲节拍产生器和脉冲序列产生器使用。
计数器的种类很多，按构成计数器中的各触发器是否使用一个时钟脉冲源来分，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；按计数过程中数字增减趋势的不同，可分为加法计数器、减法计数器和可逆计数器；还有可预制数和可编计数器等等。
本次课程设计将利用众多集成电路软件软件中的Quartus II软件，使用VHDL语言编程完成论文《用程序输入方法设计一个16位二进制加法计数器》，调试结果表明，所设计的计数器正确实现了计数功能。
关键词：二进制；加法计数器；VHDL语言1问题分析计数器是数字系统中使用较多的一种时序逻辑器件。
计数器的基本功能是统计时钟脉冲的个数，即对脉冲实现计数操作。
其工作原理可概述为：当输入时钟脉冲的一个上升沿（也可以是下降沿）来临时，二进制数据的低一位加1（或减1），并向高位进1（或借1）。
在没有外部约束条件时，计数器可进行与其二进制位数对应的数值的相应进制的自循环计数，如位数为3的计数器可进行8进制的自循环加法或减法计数。
可根据需要来设置计数器的位数，并通过外部约束条件来人为设定计数器的计数模数，来得到计数进制符合需要的N 进制计数器。
所谓N 进制计数器，是指一个计数器的计数过程，在经历时钟脉冲信号的个为N 之后，二进制数据又回到初始状态的计数器。
表1.1计数器的状态表图1.1计数器的状态图2 设计原理本论文所设计的16位二进制加法计数器，其中16位计数器输出Q[15..0]=0000000000000000，时钟CLK 的上升沿到来时，计数器处于预置工作状态，输出Q[15..0]= D[15..0]，D[15..0]是16位并行数据输入端，COUT 是进位输入端，当UPDOWN=0(进行加法操作)且输出Q[15..0]=1111111111111111时，COUT=1表示进位输出。
数电课程设计题目
数电课程设计题目
数字电路课程设计题目有很多种，以下是一些常见的题目和拓展:
1. 设计一个数字时钟芯片，包括时钟输入、分频器、计时器、计秒器等功能。
拓展：了解时钟芯片的内部结构和原理，包括振荡器、分频器、计数器等，以及如何将它们组合成一个完整的数字时钟芯片。
2. 设计一个多位加法器电路，要求能够实现任意两位数字的加法运算。
拓展：了解不同类型的加法器，如二进制加法器、八路加法器、多位加法器等，以及如何将它们组合成一个完整的加法器电路。
3. 设计一个数字计数器电路，要求能够计数到任意整数。
拓展：了解不同类型的计数器，如二进制计数器、十进制计数器、十六进制计数器等，以及如何将它们组合成一个完整的计数器电路。
4. 设计一个数字滤波器电路，要求能够滤除指定频率范围内的频率分量。
拓展：了解不同类型的滤波器，如低通滤波器、高通滤波器、带通滤波器、带阻滤波器等，以及如何将它们组合成一个完整的滤波器电路。
5. 设计一个数字信号发生器电路，要求能够产生指定频率和振幅的数字信号。
拓展：了解数字信号发生器的基本原理和内部结构，以及如何将
它们组合成一个完整的数字信号发生器电路。
以上是一些常见的数字电路课程设计题目，希望能够提供一些灵感和帮助。
当然，具体的题目类型和难度会根据课程的要求和学生的技术水平而有所不同。
十六进制计数器
在数字电路中，将能够实现计数逻辑功能的器件称为计数器，计数器计数的脉冲信号是触发器输入的CP信号。
数字电路所接触到的计数器种类繁多，对计数器按进制来分有二进制，十进制和任意进制的计数器；按触发方式来分有同步和异步计数器；按计数的规则来分有加法和减法计数器等。
描述计数器的一个重要参数称为计数器的计数容量。
计数器计数器容量的定义是：计数器所能够记忆的输入脉冲个数。
因例4-1所分析的时序逻辑电路能够记忆的输入脉冲个数是5，所以，例4-1所示电路的计数容量为5，又称为5进制加法同步计数器。
因例4-2所示的电路能够记忆的输入脉冲个数是4，所以，例4-2所示电路的计数容量是4。
又因为该电路计数的规则是加法或减法可逆的，所以，例4-2所示的电路为同步4进制加/减计数器。
因例4-3所示的电路能够记忆的输入脉冲个数是10，所以，该电路的计数容量是10。
又因为该电路的触发信号是异步的，所以，例4-3所示的电路又称为十进制加法异步计数器。
计数器的容量又称为计数器的长度或模，简称计数容量。
由上面的分析可见，计数容量描述了计数器电路所能够输出的有效状态数。
若用n表示计数器输出的二进制数的位数，则该计数器的最大计数容量M为2n。
例4-1，例4-2和例4-3详细的介绍了时序逻辑电路的分析方法，研究时序逻辑电路的问题也是分析和设计，下面以计数器为例子来介绍时序逻辑电路的设计方法。
设计时序逻辑电路的方法与设计组合逻辑电路的方法相似，第一步都是进行逻辑问题的抽象。
在组合逻辑电路的设计中，将具体的逻辑问题抽象成真值表，而在时序逻辑电路的设计中，应将具体的逻辑问题抽象成状态转换图。
第二步都是画出卡诺图，并利用卡诺图进行逻辑函数式的化简。
在组合逻辑电路的设计中，化简所得到的结果为最简与或式，而在时序逻辑电路的设计中，化简所得到的结果为时序逻辑电路中触发器的状态方程。
第三步都是选择器件搭电路，在组合逻辑电路的设计中，通常用得.摩根定理处理最简与或式，将最简与或式转化成与非-与非式来搭电路；在时序逻辑电路的设计中，应先选定所用的触发器器件，然后根据化简得到的触发器状态方程列出相应的驱动方程，根据驱动方程来搭建电路。
二进制计数器
19
5.2.2 同步二进制计数器
同步计数器中，各触发器的翻转与时钟脉冲同步。 同步计数器的工作速度较快，工作频率也较高。
1．同步二进制加法计数器
（1）设计思想：
① 所有触发器的时钟控制端均由计数脉冲CP输
入，CP的每一个触发沿都会使所有的触发器状态更
新。
② 应控制触发器的输入端，可将触发器接成T
触发器。
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(a) 电路图 （b）时序图
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2．异步二进制减法计数器
必须满足二进制数的减法运算规则：0-1不够减， 应向相邻高位借位，即10-1＝1。
组成二进制减法计数器时，各触发器应当满足： ① 每输入一个计数脉冲，触发器应当翻转一次 （即用T′触发器）； ② 当低位触发器由0变为1时，应输出一个借位信 号加到相邻高位触发器的计数输入端。
等效十进制数 0 1 2 3 4 5 6 7 0
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④ 时序图
图5-13 3位二进制加法计数器的时序图
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⑤ 状态转换图
圆圈内表 示Q2Q1Q0
的状态
用箭头表 示状态转 换的方向
图5-14 3位二进制加法计数器的状态转换图
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⑥ 结论
如果计数器从000状态开始计数，在第八个计 数脉冲输入后，计数器又重新回到000状态，完成 了一次计数循环。所以该计数器是八进制加法计 数器或称为模8加法计数器。
24
2．同步二进制减法计数器
（1）设计思想： ① 所有触发器的时钟控制端均由计数脉冲CP输入，
CP的每一个触发沿都会使所有的触发器状态更新。 ② 应控制触发器的输入端，可将触发器接成T触发
16进制同步加法计数器
目录1加法计数器 (2)1.1题目内容 (2)1.2状态图 (2)1.3选择触发器，求时钟方程，输出方程和状态方程 (2)1.4求驱动方程 (5)1.5画逻辑电路图 (6)2序列脉冲发生器 (7)2.1题目内容 (7)2.2状态图 (7)2.3选择触发器，求时钟方程，输出方程和状态方程 (8)2.4求驱动方程 (9)2.5画逻辑电路图 (10)3总结 (11)4参考文献 (11)1 加法计数器1.1题目内容设计一个十六进制同步加法计数器，具有清零和置位功能1.2状态图根据二进制递增计数的规律，可画出如图1所示的十六进制加法讣数器的状态图。
/ 0 / 0 / 0 / 0 / 0 / 0 /oOOOO«^OOO1^^OO1O«^OO11^^O1OO^^O1O1—^0110^^0111/o / 0111" 1110・ 110" 1100・ 1011・1010・ 100" 1000/ 0 / 0 / 0 / 0 / 0 / 0 / 0 /c排列：CF Q： Q： Qo图1十六进制同步加法计数器的状态图1.3 选择触发器，求时钟方程，输出方程和状态方程选择触发器山于JK触发器功能齐全，使用灵活，故选用4个时钟下降沿触发的边沿JK触发器。
求时钟方程III于要求构成的是同步计数器，显然各个触发器的时钟信号都应使用输入计数脉冲CP,即CPo=CPi=CP2=CP3=CP求输出方程山图1所示状态图可直接得到C二Q? Q： QiQo求状态方程根据图1所示状态图的规定，可画出如图2所示的计数器次态卡诺图。
\ Q-Qo Q3Q2 \ 00 01 11 100001001001000011010101101000011111011110000011111001101011001011图2十六进制同步加法计数器次态的卡诺图把图2所示卡诺图分解开，便可得到如图3所示各个触发器次态的卡诺图。
什么是计数器如何设计一个二进制计数器
什么是计数器如何设计一个二进制计数器计数器是一种电子设备，用于记录和显示特定事件或数据的次数。
它可以根据输入信号的变化来实现计数，常见的应用包括时钟、定时器、频率计等。
二进制计数器是一种特殊类型的计数器，它的计数方式采用二进制编码。
每当触发信号发生变化时，计数器的值会根据预设的计数规则进行自动递增或递减。
二进制计数器常用于电子数字电路中，以表示和控制各种复杂的数字逻辑。
设计一个二进制计数器需要考虑以下几个方面：1. 计数位数：确定计数器的位数决定了其能够表示的最大数字范围。
一般而言，n位二进制计数器可以表示0到2^n-1之间的数字。
2. 计数方向：确定计数器递增或递减的方向。
递增计数器按照二进制编码规则，顺序增加；递减计数器则按照相反的顺序递减。
3. 触发条件：确定计数器何时开始计数。
可以根据时钟信号、外部触发信号和逻辑运算等条件来触发计数器的计数。
4. 计数模式：确定计数器的工作模式，包括连续计数和循环计数。
连续计数模式下，计数器会一直递增或递减，直到达到最大或最小值；循环计数模式下，计数器会在达到最大或最小值后返回到初始值重新计数。
5. 输出接口：设计计数器的输出接口，以便将计数器的结果用于其他逻辑电路。
常见的接口形式包括二进制数码、BCD码、七段显示等。
根据上述要求，设计一个简单的4位二进制递增计数器，以实现从0到15的计数：首先，确定计数器的位数为4位，即可以表示0到15的数字。
其次，计数方向设置为递增模式，按照二进制编码规则从0000到1111。
然后，通过时钟信号触发计数器的计数。
可以将时钟信号作为计数器的输入，每当时钟信号发生一个上升沿或下降沿，计数器的值就会加1或减1。
最后，将计数器的结果输出到一个四位二进制数码管，以显示当前计数器的值。
通过以上设计，一个简单的4位二进制递增计数器便实现了。
它可以用于时钟、定时器、频率计等各种应用场景，并且可以根据需要进行扩展和优化，以满足更为复杂的计数需求。
二进制计数器
二进制计数器计数器是数字系统中用得较多的基本逻辑器件。
它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。
例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
计数器的种类很多。
按时钟脉冲输入方式的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。
8.4.1 二进制异步计数器1.二进制异步加计数器(1)电路结构以三位二进制异步加法计数器为例，如图8.4.1所示。
该电路由3个上升沿触发的D触发器组成，具有以下特点:每个D触发器输入端接该触发器Q 端信号，因而Q n＋1＝Q n，即各D触发器均处于计数状态;计数脉冲加到最低位触发器的C端，个触发器的Q 端信号接到相邻高位的C端。
图8.4.1 3位二进制异步加计数器(2)原理分析假设各触发器均处于0态，根据电路结构特点以及D触发器工作特性，不难得到其状态图和时序图，它们分别如图8.4.2和图8.4.3所示。
其中虚线是考虑触发器的传输延迟时间tpd后的波形。
图8.4.2 图8.4.1所示电路的状态图图8.4.3 图8.4.1所示电路的时序图由状态图可以清楚地看到，从初始状态000(由清零脉冲所置)开始，每输入一个计数脉冲，计数器的状态按二进制递增（加1），输入第8个计数脉冲后，计数器又回到000状态。
因此它是23进制加计数器，也称模八（M=8）加计数器。
从时序图可以清楚地看到Q0，Q1,Q2的周期分别是计数脉冲（CP）周期的2倍，4倍、8倍，也就是说Q0,Q1,Q2,分别对CP波形进行了二分频，四分频，八分频，因而计数器也可作为分频器。
需要说明的是，由图8.4.3中的虚线波形可知，在考虑各触发器的传输延迟时间tpd时,对于一个n位的二进制异步计数器来说，从一个计数脉冲（设为上升沿起作用）到来,到n个触发器都翻转稳定,需要经历的最长时间是ntpd ，为保证计数器的状态能正确反应计数脉冲的个数,下一个计数脉冲（上升沿）必须在ntpd后到来，因此计数脉冲的最小周期Tmin＝ntpd。
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1.1 时序电路特点
1.2 时序电路结构
1.3 时序电路分类
1.4 时序电路状态表和状态图
二、寄存器
2.1 数码寄存器 2.2 移位寄存器及应用
参阅教材章节：6.3.2.1 二进制计数器
一、计数器基础 二、二进制计数器
2.1 异步二进制计数器设计
2.2 同步二进制计数器设计
2.3 集成二进制计数器及应用
（1）计数器电路是一种随时钟输入CP变 化，其输出按一定顺序变化的时序电路。 （2）二进制计数器设计 （3）中规模集成计数器74LS293、 74LS161、74LS163
用D实现: D T Q
n
0
0
0
T触发器,T=0：保持；T=1：翻转
用JK实现: J K T
多用JK 触发器。
<3>逻辑图：
用D实现: D T Q n 用JK实现: J K T
多用JK 触发器。 T0=1，T1=Q0， T2=Q1Q0 ，用JK实现：J＝K＝T
2. 减计数器的设计
1. 74293— 4级JK触发器（异步4位二进制计数器）
低位触发器: CP入→CP0，计翻； 余触发器：只在相邻低位Q (由1→0)，有CP,计翻。 JK触发器：CP 有效，CPi = Qi-1 可组成2-8-16进制计数器
1
Q0
1
Q1
1
Q2
1
Q3
功能表
Q0 Q1 Q2 Q3
CP连接
CPA＝CP入 ，二进制，Q0输出 CPB ＝CP入，八进制，Q3Q2Q1输出 CPA＝CP入，且CPB ＝Q0 ，十六进制，Q3Q2Q1Q0输出。 2进制 8进制
同步置数，LD低有效。 2个使能端ET、EP均为1：计数。
进位输出：CO=ETQ3Q2Q1Q0
例:扩展应用 3片74161构成12位同步计数器。
级联原则：低位全1，高位进位（加1计数）。
Q0
Q3
Q4
Q7
Q8
Q11
①当Q3Q2Q1Q0＝1111时，Co1＝1→ET2＝EP2＝1，161(2)可计数. ②当Q3Q2Q1Q0＝1111时，Co1＝1→ET3＝1， 且Q7Q6Q5Q4＝1111时，Co2＝1→EP3＝1, 161(3)可计数.
D0 D1 D2 D3
0 1 1 1 1
× 0 1 1 1
× × 1 0 ×
× × 1 1 0
× (↑) ↑ ↑ × ×
××××
D0 D1 D2 D3
0
0
0
0
×××× ×××× ××××
D0 D1 D2 D3 计数 保持，C0＝0 保持
Co=ETQ3Q2Q1Q0 清零，Cr低有效 特点：
74161异步清零。 74163同步清零。
Co=ETQ3Q2Q1Q0 同步置数
2. 74161/74163（同步4位二进制计数器）
74163功能表：
输入
清 零 置 数 使 能 时钟 Cr LD ET E P cp
数 据
输出
Q0 Q1 Q2 Q3
D0 D1 D2 D3
0 1 1 1 1
× 0 1 1 1
× × 1 0 ×
× × 1 1 0
↑ ↑ ↑ × ×
1. 加计数器的设计 <1>列计数状态表： 分析： ①清零 ② F0 →计数翻转， CP0→计数输入cp， 用T’触发器。 ③ F1 →计数翻转， CP1 →Q0(1→0)， 用T’触发器。 ④ F2 →计数翻转， CP2 →Q1(1→0)， 用T’触发器
0
0
0
<2>规律： 低位触发器: CP入→CP0，计翻；
同步：
同步清0/置数，在满足清0/置数条件后， 需等下一个cp到来后才执行清0/置数。
74161—异清(Cr)、同置(LD),使能ETEP,进位Co=ETQ3Q2Q1Q0
74163—同清(Cr)、同置(LD),使能ETEP,进位Co=ETQ3Q2Q1Q0 74LS191(16，可逆)—无清、异置(LD)、 控制端D/U (=1减、=0加) 74LS193(16，双时钟)— 异清(Cr)、异置(LD) 、 时钟CPU=↑, CPD =1:加 CPU=1 , CPD =↑:减 74LS169(16可逆)—无清、同置(LD) 、 控制端D/U (=1减、=0加) 使能 S1S0:S1+S0=0,计数
R01 , R02 异 步 清 零 ， R01 R02 1清 零 。
74LS393→ 双16进制计数器
Cr 异 步 清 零 ， Cr ＝ 1清 零 。
7位：CC4024Fra bibliotekMr 异 步 清 零 ， Mr＝ 1清 零 。 Mr 异 步 清 零 ， Mr＝ 1清 零 。
12位：CC4040
14位：CC4060
数 据
1
Cr
2
CP
3
D0
4
D1
5
D2
6
D3
7
EP
8
GND
输出
Q0 Q1 Q2 Q3
D0 D1 D2 D3
0 1 1 1 1
× 0 1 1 1
× × 1 0 ×
× × 1 1 0
× ↑ ↑ × ×
××××
D0 D1 D2 D3
0
0
0
0
×××× ×××× ××××
D0 D1 D2 D3 计数 保持，C0＝0 保持
对你的期望：
掌握二进制计数器的设计(同步、异步) 方法。 熟练掌握集成二进制计数器的应用。
一、计数器基础
计数：累计输入脉冲的个数。 构成：1个触发器有2个状态，可计2个二进制数(0,1); n个触发器有2n个状态,可计2n个数(n位二进制数)。 分类： CP引入方式 加计数
同步
异步
计数功能
减计数 可逆计数 JK
2.2 同步二进制计数器
⑴有统一的CP，状态更新与CP同步。共用CP信号源， CP负载较重。 ⑵速度快，主要用于构成任意进制计数器、地址 计数器、脉冲发生器等。 1. 加计数器的设计 <1>计数状态表
同步计数器CP0 = CP1 = CP2 = CP入
<2>分析： ①清零 ② F0 —计翻, T触发器,T0=1 ③ F1 —计翻, T触发器,T1=Q0 ④ F2 —计翻, T触发器,T2=Q1Q0 <3>逻辑图：
计数状态表：
同理可得：
T0 1 T 1 Q0 T2 Q1 Q0
逻辑图
3. 可逆计数器 加控制端和选通门进行选择，电路设计课下自行练习。
2.3 集成二进制计数器
异步： 4位：74LS197→ Cr 异 步 清 零 ， LD 异 步 置 数 。 74LS293→ 2－8－16进制计数器 cpA:2进制cp, cpB:8进制cp。
CP入
符号
16进制连接
2. 74161/74163（同步4位二进制计数器）
V CC C0 C0 Cr CP
Q0
Q1
Q2
Q3
ET
LD
16 15 14 13 12 11 10
S2 LD D0 D1 D2 D3 S1
9
Q0
Q1
Q2
Q3
74161功能表：P153
输入
清 零 置 数 使 能 时钟 Cr LD ET E P cp
其余触发器：只在相邻低位Q (由1→0)，有CP,计翻。
D触发器：CP JK触发器：CP 有效，CPi= Qi-1 有效，CPi = Qi-1
由D触发器构 成T’触发器。
由JK触发器构 成T’触发器。
<3>电路 低位触发器: CP入→CP0，计翻； 余触发器：只在相邻低位Q (由1→0)，有CP,计翻。 D触发器：CP JK触发器：CP 有效，CPi= Qi-1 有效，CPi = Qi-1
××××
D0 D1 D2 D3
0
0
0
0
×××× ×××× ××××
D0 D1 D2 D3 计数 保持，C0＝0 保持
Co=ETQ3Q2Q1Q0 同步清零 （与161的唯一区别）
2. 74161/74163（续）
输入
清零 置数 使 能 时钟 LD ET E P cp Cr
数 据
输出
Q0 Q1 Q2 Q3
<4>时序图
1
2
3
4
5
6
7
8
2分频 4分频 8分频
C Q0 Q1 Q2 异步二进制加法器工作波形 从时序图可以看出，若计数输入脉冲频率为 f0， 则Q0、Q1、Q2端输出脉冲的频率依次为f0/2、f0/4、 f0/8、，即为计数器的分频功能。
2. 用D触发器构成三位二进制异步减法器
3. 异步二进制可逆计数 设置控制端C，如设C＝1时：加计数；(D:CPi= Qi-1 ) C＝0时：减计数。(D:CPi= Qi-1 ) 加选通门即可实现。 电路：
二进制
计数体制
非二进制
构成方式
D
RS
二、二进制计数器
分析设计方法：
二进制计数器构成简单，规律 性强，用观察法。
(1)分析计数状态表，找各触发器状态翻转的规律; (2)根据所用触发器确定电路连线。
2.1 异步二进制计数器：
⑴无统一CP，输入时钟信号只作用于最低位触发器。 ⑵各触发器间串行连接，即状态更新逐级进行。速度 慢，可能会出现毛刺。 ⑶主要用于分频、定时，低速计数等。