4位乘法器
4位乘法器
一、概述利用四位二进制寄存器、全加器以及D触发器等元器件，实现四位二进制乘法器的控制部分和乘法的实现部分。
成法是加法的简便运算乘法运算只能通过加法运算以及移位运算来实现。
在控制端用四个触发器产生四个控制信号来控制实现的加法移位功能，实现端在控制端信号作用下依次执行置零、加法、移位和循环操作。
二、方案说明设计一个4位二进制乘法器，可以存储其乘积。
电路原理框图如图1所示。
乘法器可以利用家发起和寄存器实现。
图1 乘法器原理框图寄存器B存放被乘数，寄存器Q存放乘数，两个乘积长度可能是原来的2倍，故计算完成后将累加和高位放入寄存器A，而Q放寄存器的低位，P 记录乘数的位数，每形成一个部分P加1，当P=4时，乘法结束，两数之积放在AQ寄存器中。
控制端产生四个控制信号分别为T0、T1、T2、T3。
在初态T0时，被乘数和乘数已分别存于寄存器B和Q中，等待启动信号S的到来，当S=1时控制器进入状态T1，在此状态下A、E、P清零，准备乘法操作。
从状态T2开始，控制器进入累计部分积的循环操作过程。
首先检验乘数的最低有效位Q1。
如Q1=1，A和B相加结果存于A和E之中；如果Q1=0，不做加法运算。
无论Q1为何值，都要将计数器P加1。
在状态T3，合成寄存器EAQ右移一位得到累计的部分积，时检测P之值，如果P不等于4，状态返回T2，继续累计部分积的过程。
如果P=4，停止循环，系统返回初始状态T0。
三、电路设计1、控制器设计根据图2所示的ASM图表，可以设计二进制乘法器的控制器。
图2 二进制乘法器ASM图表四个D触发器的驱动方程为：D0=T0S’+T3Z=((T0S’)’·(T3Z)’)’D1=T0S=((T0S)’)’D2=T1+T3Z’=(T1’·(T3Z’)’)’D3=T2控制器仿真电路如图2所示。
控制器中S为启动信号，高电平有效，系统开始工作时应使T0=1，T1=T2=T3=0，故图中设置了Reset信号（负脉冲）图2 二进制乘法器的控制逻辑图2. 二进制乘法器数据处理器(1) A寄存器A寄存器具有并入、移位、同步清0和保持功能。
4位乘法器的设计
4位乘法器的设计乘法器是计算机中非常重要的组成部分，用于实现数字乘法运算。
在设计4位乘法器时，需要考虑到多个方面，如计算的准确性、速度和功耗等。
本文将详细探讨4位乘法器的设计原理、逻辑电路实现以及性能分析。
1.乘法器的基本原理乘法操作是通过将被乘数与乘数一位一位地相乘，再将各位的结果相加得到最终的乘积。
因此，4位乘法器的设计需要考虑到每一位乘法的计算和结果的累加。
2.乘法器的逻辑电路实现2.14位乘法器的简单实现最简单的方法是采用两个4位二进制数相乘的定义，即将每一位的乘积相加得到最终的结果。
这可以通过4个并行的与门和一些全加器来实现。
具体的逻辑电路图如下所示：A0───────┐┌─────A1───────┤├─────A2───────┤├─────A3───────┤├─────AND0 OR0 CoutB0───────┐│B1───────┤XOR0B2───────┤B3───────┘从上图可以看出，A0到A3和B0到B3分别作为输入，经过与门得到各位的乘积，然后通过一系列的全加器将乘积相加得到最终结果。
在这种设计中，每个位的计算之间是并行的，因此可以快速得到乘法运算的结果。
2.2优化的4位乘法器上述简单实现的4位乘法器虽然能够实现乘法运算，但其性能方面存在一些不足。
为了提高性能，可以采用更复杂的逻辑电路设计。
一种常见的优化方法是使用布斯加算器（Booth's Algorithm）来实现乘法运算。
这种方法通过将乘法运算转化为位移和加减运算来减少乘法的次数，从而提高性能。
具体的实现方法如下：1)将被乘数和乘数拓展到5位，比特位B4作为符号位，初始值为0。
2)将被乘数拓展为4位乘子，乘数拓展为5位乘数。
3)初始化中间结果为0。
4)迭代循环4次进行乘法运算，每次进行下面的步骤：-如果乘数的最低位和符号位相同，什么都不做。
-如果乘数的最低位为0且前一位为1，将乘数和被乘数相加。
-如果乘数的最低位为1且前一位为0，将乘数和被乘数相减。
EDA4位乘法器的程序
实验四、4位乘法器的实现一、实验前准备本实验例子使用独立扩展下载板EP1K10_30_50_100QC208(芯片为EP1K100QC208)。
EDAPRO/240H实验仪主板的VCCINT跳线器右跳设定为3.3V；EDAPRO/240H实验仪主板的VCCIO跳线器组中“VCCIO3.3V”应短接，其余VCCIO均断开；独立扩展下载板“EP1K10_30_50_100QC208”的VCCINT跳线器组设定为 2.5V；独立扩展下载板“EP1K10_30_50_100QC208”的VCCIO跳线器组设定为3.3V。
请参考前面第二章中关于“电源模块”的说明。
二、实验目的1、掌握利用V erilog HDL语言实现乘法器的方法2、掌握利用8位数码显示模块的设计三、实验内容1、用Verilog HDL语言按照移位循环相加方法实现4x4乘法器模块。
2、用Verilog HDL语言实现8位数码显示模块。
三、实验原理乘法运算模块可采用移位相加原理实现，本实验采用乘法器模块和显示模块在顶层模块中例化的方法实现。
四、实验步骤1、按照以下步骤完成每一个模块的设计：新建设计文件夹（不可用中文）-》新建设计文件-》输入设计项目（原理图/Verilog HDL文本代码）-》存盘（注意原理图/文本取名）-》将设计项目设置成Project-》选择目标器件-》启动编译-》（可选：建立仿真波形文件-》仿真测试和波形分析）2、新建顶层原理图文件，调入第1步中设计好的各模块，以原理图方式实现顶层设计-》存盘（注意原理图/文本取名）-》将设计项目设置成Project-》选择目标器件-》启动编译-》建立仿真波形文件-》（可选：建立仿真波形文件-》仿真测试和波形分析）-》引脚锁定并编译-》编程下载/配置-》硬件测试五、硬件测试说明1、乘数与被乘数接8位数字开关A组。
2、结果显示接动态数码管。
六、硬件连线说明如果独立扩展板芯片为EP1K30QC208 PIN分配CLK 79 接GCLK1Rst 71 接按键F12,需要连线到右下角F12的连线插孔Display[6] 93 接数码管段位引线ADisplay[5] 92 接数码管段位引线BDisplay[4] 90 接数码管段位引线CDisplay[3] 89 接数码管段位引线DDisplay[2] 88 接数码管段位引线EDisplay[1] 87 接数码管段位引线FDisplay[0] 86 接数码管段位引线GSel[2] 70 接SS2Sel[1] 69 接SS1Sel[0] 68 接SS0data_a[3] 39 接8位数字开关A SW1data_a[2] 40 接8位数字开关A SW2data_a[1] 41 接8位数字开关A SW3data_a[0] 44 接8位数字开关A SW4data_b[3] 45 接8位数字开关A SW5data_b[2] 46 接8位数字开关A SW6data_b[1] 47 接8位数字开关A SW7data_b[0] 53 接8位数字开关A SW8如果独立扩展板芯片为EP1K 30TC144 PIN分配CLK 55 接CLK(T)-CLOCK(P)Rst 67 接按键F12,需要连线到右下角F12的连线插孔Display[6] 91 接数码管段位引线ADisplay[5] 90 接数码管段位引线BDisplay[4] 88 接数码管段位引线CDisplay[3] 87 接数码管段位引线DDisplay[2] 86 接数码管段位引线EDisplay[1] 83 接数码管段位引线FDisplay[0] 81 接数码管段位引线GSel[2] 70 接SS2Sel[1] 69 接SS1Sel[0] 68 接SS0data_a[3] 37 接8位数字开关A SW1data_a[2] 38 接8位数字开关A SW2data_a[1] 39 接8位数字开关A SW3data_a[0] 41 接8位数字开关A SW4data_b[3] 42 接8位数字开关A SW5data_b[2] 43 接8位数字开关A SW6data_b[1] 44 接8位数字开关A SW7data_b[0] 46 接8位数字开关A SW8程序：module CFQ4梁一一(input clk,input wire [4:1] ain, //输入ainput wire [4:1] bin, //输入binput rest_n,output reg [2:0] sel, //位选output reg [6:0] display);reg [15:0] count_clk; // 分频计数器，最大2^16=64K分频reg [3:0] a; //输入ain寄存器reg [3:0] b; //输入bin寄存器reg [7:0] mul_num; //乘得结果reg [3:0] g_bit; //个位reg [3:0] s_bit; //十位reg [3:0] b_bit; //百位reg [3:0] disp_temp;integer i;//assign a=ain;//assign b=bin;//分频always @ (posedge clk or negedge rest_n) beginif(rest_n ==0) begincount_clk=16'b0;endelse beginif(count_clk==16'hffff) begincount_clk=16'b0;endelse begincount_clk=count_clk+1'b1;endendend//乘法运算always @ (ain or bin ) beginmul_num=8'b0;for (i=1;i<=4;i=i+1) beginif(bin[i]) mul_num=mul_num+(ain<<(i-1));else mul_num=mul_num+1'b0;endb_bit=(mul_num/100)%10;s_bit=(mul_num/10)%10;g_bit=mul_num%10;end// 位选always @ (posedge count_clk[3] or negedge rest_n) begin if(rest_n ==0) beginsel=3'b0;endelse beginif (sel==3'b111) beginsel=3'b0;endelse beginsel=sel+1'b1;endendendalways @ (sel) begincase(sel)3'b000: disp_temp=4'b1010;3'b001: disp_temp=4'b1010;3'b010: disp_temp=4'b1010;3'b011: disp_temp=4'b1010;3'b100: disp_temp=4'b1010;3'b101: disp_temp=b_bit;3'b110: disp_temp=s_bit;3'b111: disp_temp=g_bit;default: disp_temp=4'b1010;endcaseend//显示译码,共阴数码管，a：对应高位，g：对应低位always @ (disp_temp) begincase (disp_temp)4'b0000: display=7'b1111110; //04'b0001: display=7'b0110000; //14'b0010: display=7'b1101101; //24'b0011: display=7'b1111001; //34'b0100: display=7'b0110011; //44'b0101: display=7'b1011011; //54'b0110: display=7'b1011111; //64'b0111: display=7'b1110000; //74'b1000: display=7'b1111111; //84'b1001: display=7'b1111011; //94'b1010: display=7'b0000001; //-default: display=7'b0000000; //全灭endcaseend endmodule。
4位乘法器的设计
设计思想：确定该乘法器工作的基本原理是首先生成部分积，再将这些部分积相加得到乘积。
设计的基本思想为：从被乘数的最低位开始移位，若移出位为1，则乘数左移后与上一次的和相加，若移出位为0，则乘数左移后以全0相加，循环上述操作，直至被乘数的最高位。
主要是进行移位、相加两项操作的重复。
乘法器设计根据乘法器工作原理可知，确定输入与输出。
输入的两个乘数分别为din[4 .. 0]、din1 [4.. 0]，另外clk、clr作为控制输入，dout[7..0]作为输出。
由分析可知乘法器原理框图包括右移寄存器（sregb）、8位寄存器（regb）、选通与门（andarith）、4位加法器（adder4）四部分。
其中，sreg4b对被乘数进行右移移位，andarith对乘数与被乘数相乘过程中的部分积进行相与，adder4对右移寄存器的移位位数进行计数，regb对乘数和被乘数相乘之后的结果进行存储。
下面分别对各部分元件进行设计，然后再由这些元件构成整个乘法器电路图。
1）设计一个右移寄存器（sregb）LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY sregb ISPORT( clk : IN STD_LOGIC;load : IN STD_LOGIC;din : IN STD_LOGIC_VECTOR(3 downto 0);qb : OUT STD_LOGIC);END sregb;ARCHITECTURE sregb_architecture OF sregb ISSIGNAL regb : STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINPROCESS (clk, load)BEGINIF load = '1' THEN regb<= din;ELSIF CLK'EVENT AND CLK = '1' THENregb(2 DOWNTO 0) <= regb(3 DOWNTO 1);qb <= regb(0);END IF;END PROCESS;END sregb_architecture;2）设计一个选通与门（andarith）LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY andarith ISPORT( qb: IN STD_LOGIC;din1 : IN STD_LOGIC_VECTOR(3 downto 0);dout1 : OUT STD_LOGIC_VECTOR(3 downto 0) );END andarith;ARCHITECTURE andarith_architecture OF andarith ISBEGINPROCESS(qb, din1)BEGINFOR i IN 0 TO 3 LOOPDOUT1(i) <= DIN1(i) AND qb;END LOOP;END PROCESS;END andarith_architecture;3）设计一个计数器（adder4）LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY adder4 ISPORT( dout1 : IN STD_LOGIC_VECTOR(3 downto 0);dout : IN STD_LOGIC_VECTOR(7 downto 4);s : OUT STD_LOGIC_VECTOR(4 downto 0));END adder4;ARCHITECTURE adder4_architecture OF adder4 ISBEGINs <= ('0' & dout1) + ('0'& dout) ;END adder4_architecture;4）设计一个8位寄存器（rega）LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY rega ISPORT( clk : IN STD_LOGIC;load : IN STD_LOGIC;s : IN STD_LOGIC_VECTOR(3 downto 0);dout : OUT STD_LOGIC_VECTOR(7 downto 0) );END rega;ARCHITECTURE rega_architecture OF rega ISSIGNAL R8S : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(clk, load)BEGINIF load = '1' THEN R8S <= (OTHERS =>'0') ; --清零部分积 ELSIF rising_edge(clk) THENR8S(2 DOWNTO 0) <= R16S(3 DOWNTO 1); --右移低3位R8S(7 DOWNTO 3) <= s; --将加法和输入锁到高5位Load= '0 ';END IF;END PROCESS;dout <= R8S;END rega_architecture;。
四位硬件乘法器
四位硬件乘法器一、实验目的：1、学习移位相加时序式乘法器的设计方法2、学习层次化设计方法3、学习原理图调用VHDL模块方法4、熟悉EDA仿真分析方法二、实验原理：乘法器的原理是，乘法通过逐项移位相加原理来实现，从被乘数的最地位开始，若为1，则乘数左移后与上一次的和相加；若为0，左移后以全零相加，直至被乘数的最高位。
ARICTL是乘法运算控制电路，它的START信号的上升沿与高电平有两个功能，即16位寄存器清0和被乘数A向移位寄存器SREG加载；它的低电平则作为乘法使能信号CLK位乘法时钟信号，被乘数加载于4位右移寄存器SREG 后，在时钟同步下由低位至高位逐位移出，当其为1时，与门ANDARITH打开，4位乘数B在同一节拍进入4位加法器，与上一节拍锁存在16位锁存器REG的高4位进行相加，其和在下一时钟节拍的上升沿被锁进此锁存器；而当被乘数的移出位为0时，与门全0输出。
如此往复，直至4个时钟脉冲后，乘法运算过程中止，此时REG的输出值即最后乘积。
三、实验设备：计算机一台操作系统：WINDOWS XP软件：ispDesignEXPERT System四、实验步骤：1、4位右移寄存器SREGLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SREG ISPORT(EN:IN STD_LOGIC;CLK: IN STD_LOGIC;LOAD:IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0);QB: OUT STD_LOGIC);END SREG;ARCHITECTURE ART1 OF SREG ISSIGNAL REG:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINPROCESS(CLK,LOAD)BEGINIF CLK'EVENT AND CLK='1'THENIF LOAD='1'THEN REG<=DIN;ELSEREG(2 DOWNTO 0)<=REG(3 DOWNTO 1);END IF;END IF;END PROCESS;QB<=REG(0);END ART1;2、4位加法器ADDERLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER ISPORT(CIN:IN STD_LOGIC_VECTOR;B,A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);S: OUT STD_LOGIC_VECTOR(4 DOWNTO 0);COUNT:OUT STD_LOGIC_VECTOR);END ADDER;ARCHITECTURE ART2 OF ADDER ISBEGINS<='0'&A+B;END ART2;3、选通与门模块ANDARITHLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ANDARITH ISPORT(ABIN:IN STD_LOGIC;DIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END ANDARITH;ARCHITECTURE ART3 OF ANDARITH ISBEGINPROCESS(ABIN,DIN)BEGINFOR I IN 0 TO 3 LOOPDOUT(I)<=DIN(I) AND ABIN;END LOOP;END PROCESS;END ART3;4、锁存器REGLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG ISPORT(CLK,CLR,EN:IN STD_LOGIC;D: IN STD_LOGIC_VECTOR(4 DOWNTO 0);Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END REG;ARCHITECTURE ART4 OF REG ISSIGNAL R8S:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(CLK,CLR)BEGINIF CLR='1'THEN R8S<=(OTHERS=>'0');ELSIF CLK'EVENT AND CLK='1'THENR8S(2 DOWNTO 0)<=R8S(3 DOWNTO 1);R8S(7 DOWNTO 3)<=D;END IF;END PROCESS;Q<=R8S;Q1<=R8S(7 DOWNTO 4);Q2<=R8S(3 DOWNTO 0);END ART4;5、运算控制器ARICTLLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ARICTL ISPORT(CLK: IN STD_LOGIC;START: IN STD_LOGIC;CLKOUT: OUT STD_LOGIC;RSTALL: OUT STD_LOGIC;ARIEND: OUT STD_LOGIC);END ENTITY ARICTL;ARCHITECTURE ART5 OF ARICTL ISSIGNAL CNT:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINRSTALL<=START;PROCESS(CLK,START) ISBEGINIF START='1'THEN CNT<="0000";ELSIF CLK'EVENT AND CLK='1'THENIF CNT<4 THENCNT<=CNT+1;END IF;END IF;END PROCESS;PROCESS(CLK,CNT,START) ISBEGINIF START='0'THENIF CNT<4 THENCLKOUT<=CLK;ARIEND<='0';ELSE CLKOUT<='0';ARIEND<='1';END IF;ELSE CLKOUT<=CLK;ARIEND<='0';END IF;END PROCESS;END ARCHITECTURE ART5;6、顶层原理图。
4位阵列乘法器[整理版]
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4位阵列乘法器[整理版]目录一、设计题目 ......................................................2 二、设计目的 (2)三、设计过程 (2)3.1设计原理 .......................................................23.2器件选择 .......................................................33.3逻辑原理 .......................................................33.4阵列乘法器的逻辑原理 (4)3.5 时序图..........................................................4 四、设计心得 (5)五、参考文献 (6)4位阵列乘法器一、设计题目 4位阵列乘法器二、设计目的计算机组成原理是计算机专业的核心专业基础课。
课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行设计及实现，进一步提高分析和解决问题的能力。
同时也巩固了我们对课本知识的掌握，加深了对知识的理解。
在设计中我们发现问题，分析问题，到最终的解决问题。
凝聚了我们对问题的思考，充分的锻炼了我们的动手能力、团队合作能力、分析解决问题的能力。
三、设计过程3.1设计原理阵列乘法器是类似于人工计算(如图1.1所示)的方法，乘数与被乘数都是二进制数。
所以可以通过乘数从最后一位起一个一个和被乘数相与，自第二位起要依次向左移一位，形成一个阵列的形式。
这就可将其看成一个全加的过程，将乘数某位与被乘数某位与完的结果加上乘数某位的下一位与被乘数某位的下一位与完的结果再加上前一列的进位进而得出每一位的结果。
一个阵列乘法器要完成X(Y乘法运算(X=X4X3X2X1,Y=Y4Y3Y2Y1)。
四位原码乘法器
1.课程设计的内容和要求内容：设计四位原码乘法器电路。
要求：1.有关资料，设计乘法器电路；2.画出乘法器逻辑图；3.在实验箱上完成乘法器电路的组装，调试，核对记录，测试有关数据，通过老师当场验收；4.完成课程设计报告。
1.课程设计原理运用存储器的存储功能实现数字的存储。
令电路的初始状态为000，000，000000。
以二进制的形式输入数字，计算方式是以十进制数字乘法。
输入的数字为三位数字，输出的是六位数字。
先存储输入的乘数和乘积，然后再将乘积的导线端连到输出段，此时之前输入的乘积就可以在输出端显示。
此时序电路的真值表为：1.课程设计思路本次课程设计的题目为四位原码乘法器，利用真值表输入乘数时，需要存放数字，于是我查阅了一些资料，用存储器可以实现这一电路，所以本实验中用到的是INTEL 2114芯片。
具体实现过程如下图：aabbF32F 11.课程设计所需的器材1.2114是一个容量为1K4位的静态RAM芯片，常用于寄存器。
其具体的引脚图为：此芯片的电路图为：2.数字电路实验箱3.导线若干1.课程设计实现本次课程设计的题目是四位原码乘法器电路。
此部分只用到了2块INTEL2114芯片，具体连接如下：1、先将这些芯片按在电路板上（注意不要插反，否者容易烧毁芯片）。
2、将两片芯片的A6和GND端，A7,A8,A9接地。
3、Vcc端接电压5V，cs接存储端，WE端接控制端。
4、两块芯片的A5,A4,A3组成一个乘数，A0,A1,A2组成另一个乘数。
其中一块芯片的I/O1,I/O2,I/O3,I/O4和另一块芯片的I/O1,I/O2组成要求的乘积。
乘数与乘积的显示方式均为二进制，但是计算方法是以十进制数的乘法法则计算。
1.调试步骤及方法在连接实验器件之前，要先检查如下实验器件：1、检查芯片引脚是否有损坏。
2、检查电路板是否好用。
连接实验器件时要注意：2严格按照电路图一步一步连接，以避免连接错误。
3导线要先连接电源测试是否导电。
vhdl 四位流水线乘法器
实验二四位流水线乘法器一、实验目的1．了解四位并行乘法器的原理。
2．了解四位并行乘法器的设计思想和流水线的实现方法。
3．掌握用VHDL 语言实现基本二进制运算的方法。
二、实验内容与要求通过开关和键盘输入两组4BIT的二进制数据，按照二进制加法器原理进行加和，求出和及进位，并通过LED显示灯输出显示，完成编译、综合、适配、仿真、实验箱上的硬件测试。
三、实验原理流水线结构的并行乘法器的最大有点就是速度快，尤其实在连续输入的乘法器中，可以达到近乎单周期的运算速度。
流水线乘法器是组合逻辑电路实现无符号数乘法的方法上发展而来的。
其关键是在组合逻辑电路的基础上插入寄存器。
假如有被乘数A 和乘数B，首先用A 与B 的最低位相乘得到S1，然后再把A 左移1 位与B 的第2 位相乘得到S2，再将A 左移3 位与B 的第三位相乘得到S3，依此类推，直到把B 的所有位都乘完为止，然后再把乘得的结果S1、S2、S3……相加即得到相乘的结果。
需要注意的是，具体实现乘法器是，并不是真正的去乘，而是利用简单的判断去实现，举个简单的例子。
假如A 左移n 位后与B 的第n 位相乘，如果B 的这位为‘1’，那么相乘的中间结果就是A 左移n 位后的结果，否则如果B 的这位为‘0’，那么就直接让相乘的中间结果为0 即可。
带B 的所有位相乘结束后，把所有的中间结果相加即得到A 与B 相乘的结果。
在此基础上插入寄存器即可实现流水线乘法器。
四、实验平台（1）硬件：计算机、GX-SOC/SOPC-DEV-LABCycloneII EP2C35F672C8核心板（2）软件：Quartus II软件PIN_AF8 DATAOUT[4] LED4PIN_AE7 DATAOUT[5] LED5PIN_AF7 DATAOUT[6] LED6PIN_AA11 DATAOUT[7] LED7PIN_AE21 BCD[0] 数码管DP4BPIN_AB20 BCD[1]PIN_AC20 BCD[2]PIN_AF20 BCD[3]PIN_AE20 BCD[4] 数码管DP5BPIN_AD19 BCD[5]PIN_AC19 BCD[6]PIN_AA17 BCD[7]PIN_AA18 BCD[8] 数码管DP6BPIN_W17 BCD[9]PIN_V17 BCD[10]PIN_AB18 BCD[11]六、仿真截图七、硬件实现八、程序代码1---clkgen.vhdlibrary IEEE;-- 1HZuse IEEE.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity clkgen isport (CLK : in std_logic;CLK1HZ: out std_logic);end entity;architecture clk_arch of clkgen issignal COUNT : integer range 0 to 50000000; --50MHZ -->1hz begin -- 50M/1=50000000 PROCESS(CLK)BEGINif clk'event and clk='1' thenIF COUNT= 50000000 thenCOUNT<=0;ELSE COUNT<=COUNT+1;END IF;END IF;END PROCESS;PROCESS(COUNT)BEGINIF COUNT= 5000000 THEN -- 1HZCLK1HZ<='1';ELSE CLK1HZ<='0';END IF;END PROCESS;end architecture;2—BCD-- 输出控制模块，把乘法器的输出转换成BCD码在数码管上显示、-- SCKZ.VHDlibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity BIN2BCD isport ( DIN: in std_logic_vector(7 downto 0); ---The input 8bit binaryBCDOUT: out std_logic_vector(11 downto 0)--输出显示, 已转换成BCD码);end entity;architecture arch of BIN2BCD issignal data2,data3,data4 :std_logic_vector(9 downto 0);-- 输出数据缓存signal hundred,ten,unit:std_logic_vector(3 downto 0);--signal bcdbuffer:std_logic_vector(11 downto 0);---2'1111_1001_11=999beginBCDOUT<= bcdbuffer;bcdbuffer(11 downto 8)<=hundred;bcdbuffer(7 downto 4)<=ten;bcdbuffer(3 downto 0)<=unit;get_hundred_value:process(data2)beginDA TA2<="00"&DIN;---get hundred valueif data2>=900 thenhundred<="1001";--9data3<=data2-900;elsif data2>=800 thenhundred<="1000";--8data3<=data2-500;elsif data2>=700 thenhundred<="0111";--7data3<=data2-700;elsif data2>=600 thenhundred<="0110";--6data3<=data2-600;elsif data2>=500 thenhundred<="0101";--5data3<=data2-500;elsif data2>=400 thenhundred<="0100";--4data3<=data2-400;elsif data2>=300 thenhundred<="0011";--3data3<=data2-300;elsif data2>=200 thenhundred<="0010";--2data3<=data2-200;elsif data2>=100 thenhundred<="0001";--1data3<=data2-100;else data3<=data2;hundred<="0000";end if;end process; ---get_thousand_valueget_tens_value:process(data3) begin---get tens placeif data3>=90 thenten<="1001";--9data4<=data3-90;elsif data3>=80 thenten<="1000";--8data4<=data3-50;elsif data3>=70 thenten<="0111";--7data4<=data3-70;elsif data3>=60 thenten<="0110";--6data4<=data3-60;elsif data3>=50 thenten<="0101";--5data4<=data3-50;elsif data3>=40 thenten<="0100";--4data4<=data3-40;elsif data3>=30 thenten<="0011";--3data4<=data3-30;elsif data3>=20 thenten<="0010";--2data4<=data3-20;elsif data3>=10 thenten<="0001";--1data4<=data3-10;else data4<=data3;ten<="0000";end if;end process; ---get_ten_valueget_unit_value:process(data4)begin--unit's orderif (data4>0) thenunit<=data4(3 downto 0);else unit<="0000";end if;end process;end arch;3 multi4b --------------------------------------------------------------------------------/ -- DESCRIPTION : Signed mulitplier:-- AIN (A) input width : 4-- BIN (B) input width : 4-- Q (data_out) output width : 8-- 并行流水乘法器--------------------------------------------------------------------------------/--10 × 9 = 90-- 1 0 1 0-- 1 0 0 1 =-- --------------- 1 0 1 0-- 0 0 0 0 --partial products-- 0 0 0 0-- 1 0 1 0-- -------------------- 1 0 1 1 0 1 0--parallel : process all the inputs at the same time--pipeline : use several stages with registers to implement it----关键思想，插入寄存器library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity multi4b isport ( CLK: in STD_LOGIC; ---system clockAIN: in STD_LOGIC_VECTOR (3 downto 0); ---one inputBIN: in STD_LOGIC_VECTOR (3 downto 0);-- the other inputdata_out: out STD_LOGIC_VECTOR (7 downto 0)---the result ---make sure the biggest value ,i,e. 1111x1111=1110_0001 can be held in the register );end multi4b;architecture multi_arch of multi4b issignal A,B :std_logic_vector(3 downto 0); --input register---registers to hold the result of the first processing---registers added to make use of pipeline, the 1st stagesignal A_MULT_B0: STD_LOGIC_VECTOR (3 downto 0);signal A_MULT_B1: STD_LOGIC_VECTOR (3 downto 0);signal A_MULT_B2: STD_LOGIC_VECTOR (3 downto 0);signal A_MULT_B3: STD_LOGIC_VECTOR (3 downto 0);---register to hold the result of the multipliersignal C_TEMP : STD_LOGIC_VECTOR (7 downto 0);beginPROCESS(CLK,AIN,BIN)beginif CLK'EVENT AND CLK='1' THEN-- multiplier operand inputs are registeredA<= AIN;B<= BIN;-----------------Fist stage of the multiplier------------------here we get the axb(0),axb(1),axb(2)，axb(3),i.e.partial products---put them into the responding registersA_MULT_B0(0) <= A (0) and B (0);----- multi 1 , get the a(0) and b(0), & put it into the register A_MULT_B0(0)A_MULT_B0(1) <= A (1) and B (0);A_MULT_B0(2) <= A (2) and B (0);A_MULT_B0(3) <= A (3) and B (0);--10 × 9 = 90-- 1 0 1 0-- 1 0 0 1 =-- --------------- 0 0 0 0 1 0 1 0-- 0 0 0 0 0 0 0 0 --partial products-- 0 0 0 0-- 1 0 1 0-- -------------------- 1 0 1 1 0 1 0A_MULT_B1(0) <= A (0) and B (1);A_MULT_B1(1) <= A (1) and B (1);A_MULT_B1(2) <= A (2) and B (1);A_MULT_B1(3) <= A (3) and B (1);A_MULT_B2(0) <= A (0) and B (2);A_MULT_B2(1) <= A (1) and B (2);A_MULT_B2(2) <= A (2) and B (2);A_MULT_B2(3) <= A (3) and B (2);A_MULT_B3(0) <= A (0) and B (3);A_MULT_B3(1) <= A (1) and B (3);A_MULT_B3(2) <= A (2) and B (3);A_MULT_B3(3) <= A (3) and B (3);end if;end process;--------------------Second stage of the multiplier---------------add the all the partial products ,then get the result of the multiplier C_TEMP<=( "0000" & A_MULT_B0 )+( "000"& A_MULT_B1 &'0' )+( "00" & A_MULT_B2 & "00" )+( '0'&A_MULT_B3 & "000" );--build a signal register output---输出寄存，利于实现流水data_out <= C_TEMP; --output registerend multi_arch;九、实验总结。
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一、概述
利用四位二进制寄存器、全加器以及D触发器等元器件，实现四位二进制乘法器的控制部分和乘法的实现部分。
成法是加法的简便运算乘法运算只能通过加法运算以及移位运算来实现。
在控制端用四个触发器产生四个控制信号来控制实现的加法移位功能，实现端在控制端信号作用下依次执行置零、加法、移位和循环操作。
二、方案说明
设计一个4位二进制乘法器，可以存储其乘积。
电路原理框图如图1所示。
乘法器可以利用家发起和寄存器实现。
图1 乘法器原理框图
寄存器B存放被乘数，寄存器Q存放乘数，两个乘积长度可能是原来的2倍，故计算完成后将累加和高位放入寄存器A，而Q放寄存器的低位，P 记录乘数的位数，每形成一个部分P加1，当P=4时，乘法结束，两数之积放在AQ寄存器中。
控制端产生四个控制信号分别为T0、T1、T2、T3。
在初态T0时，被乘数和乘数已分别存于寄存器B和Q中，等待启动信号S的到来，当S=1时控制器进入状态T1，在此状态下A、E、P清零，准备乘法操作。
从状态T2开始，控制器进入累计部分积的循环操作过程。
首先检验乘数的最低有效位Q1。
如Q1=1，A和B相加结果存于A和E之中；如果Q1=0，不做加法运算。
无论Q1为何值，都要将计数器P加1。
在状态T3，合成寄存器EAQ右移一位得到累计的部分积，时检测P之值，如果P不等于4，状态返回T2，继续累计部分积的过程。
如果P=4，停止循环，系统返回初始状态T0。
三、电路设计
1、控制器设计
根据图2所示的ASM图表，可以设计二进制乘法器的控制器。
图2 二进制乘法器ASM图表四个D触发器的驱动方程为：
D0=T0S’+T3Z=((T0S’)’·(T3Z)’)’
D1=T0S=((T0S)’)’
D2=T1+T3Z’=(T1’·(T3Z’)’)’
D3=T2
控制器仿真电路如图2所示。
控制器中S为启动信号，高电平有效，系统开始工作时应使T0=1，T1=T2=T3=0，故图中设置了Reset信号（负脉冲）
图2 二进制乘法器的控制逻辑图
2. 二进制乘法器数据处理器
(1) A寄存器
A寄存器具有并入、移位、同步清0和保持功能。
选用74LS194实现。
写出其驱动方程
S1=T3+T1+T2Q1=(T3’T1’(T2Q1)’)’
S0=T1+T2Q1=(T1’(T2Q1)’)’
将加法器的输出通过与门送至寄存器的输入端。
与门的另一端由T1控
制，确保在T1状态时，寄存器清零。
(2) Q寄存器
Q寄存器应具有并入，移位和保持功能。
在状态T1时将乘数并入送出。
在T3状态下，实行左移功能其他状态保持。
S1=T1+T3
S0=T1
(3) B 寄存器
B寄存器应具有并入、保持功能。
在状态T1时将被乘数并入送出。
在
其他状态保持。
S1=S0=T1
(4) E触发器
E触发器接收全加器的进位C。
由74LS74双D触发器实现。
D=T2Q1C
(5) 全加器
实现累加时由全加器74LS163实现。
EP=ET=T2
Cr=T1’
当P=0100时，乘法结束。
图3 乘法器的数据处理电路图
四、性能的测试
1、电路中电源VCC为5V，信号源CLK频率为20Hz
2、电路实现功能性能测试
.
五、结论
四位二进制乘法器的乘法功能可以通过累加的方式实现。
通过移位寄存器的移位功能保持相加过程中位数对齐，通过累加和移位的四次循环操作乘法功
能完成关掉开关。
乘法的实现功能由控制功能控制实现，累加与移位的每一步操作都要在控制信号的控制下进行保证运行的次序和功能的稳定。
六、性价比
四位二进制乘法器用到了3个四位二进制移位寄存器即74LS194D芯片、1个加法器74LS283D、计数器74LS163D、5个D触发器、5个显示译码器和若干与非门。
在累加和移位过程中积的低位直接利用了乘数的高位，乘数左移，节约了一个74LS194D芯片，性价比较高。
七、课设体会及合理化建议
在本次课设中，我真正体会到熟练掌握各个芯片功能及芯片控制端功能的重要性。
各个芯片都有自身的功能，各个功能都要在一定的控制下实现。
要想各芯片联合实现某个功能，就要对各个步骤进行控制，在运用触发器进行控制时，要连接合理的触发器驱动方程。
只有控制和实现部分相互合理结合才能实现正确的功能。
在调试过程中，要对各个部分添加检测器件进行检测这样可以及时发现问题。
参考文献
[1] 谢自美.电子线路设计.实验.测试.[M]武汉:华中理工大学出版社，2000年
[2] 阎石主编. 数字电子技术. [M]北京：高等教育出版社，2006年
[3] 付家才.电子实验与实践.[M]北京：高等教育出版社，2004年
[4] 李银华主编.电子线路设计指导.[M]北京:北京航空航天大学出版社，2006年
[5] 靳孝峰主编.数字电子技术基础，哈尔滨工程大学出版社，1998年
附录I 总电路图
X7
2.5 V
2.5 V 2.5 V X10
2.5 V
2.5 V
附录II 原器件清单。