四川大学数电课程设计(四位二进制无符号数乘法器 ).
4位乘法器
一、概述利用四位二进制寄存器、全加器以及D触发器等元器件，实现四位二进制乘法器的控制部分和乘法的实现部分。
成法是加法的简便运算乘法运算只能通过加法运算以及移位运算来实现。
在控制端用四个触发器产生四个控制信号来控制实现的加法移位功能，实现端在控制端信号作用下依次执行置零、加法、移位和循环操作。
二、方案说明设计一个4位二进制乘法器，可以存储其乘积。
电路原理框图如图1所示。
乘法器可以利用家发起和寄存器实现。
图1 乘法器原理框图寄存器B存放被乘数，寄存器Q存放乘数，两个乘积长度可能是原来的2倍，故计算完成后将累加和高位放入寄存器A，而Q放寄存器的低位，P 记录乘数的位数，每形成一个部分P加1，当P=4时，乘法结束，两数之积放在AQ寄存器中。
控制端产生四个控制信号分别为T0、T1、T2、T3。
在初态T0时，被乘数和乘数已分别存于寄存器B和Q中，等待启动信号S的到来，当S=1时控制器进入状态T1，在此状态下A、E、P清零，准备乘法操作。
从状态T2开始，控制器进入累计部分积的循环操作过程。
首先检验乘数的最低有效位Q1。
如Q1=1，A和B相加结果存于A和E之中；如果Q1=0，不做加法运算。
无论Q1为何值，都要将计数器P加1。
在状态T3，合成寄存器EAQ右移一位得到累计的部分积，时检测P之值，如果P不等于4，状态返回T2，继续累计部分积的过程。
如果P=4，停止循环，系统返回初始状态T0。
三、电路设计1、控制器设计根据图2所示的ASM图表，可以设计二进制乘法器的控制器。
图2 二进制乘法器ASM图表四个D触发器的驱动方程为：D0=T0S’+T3Z=((T0S’)’·(T3Z)’)’D1=T0S=((T0S)’)’D2=T1+T3Z’=(T1’·(T3Z’)’)’D3=T2控制器仿真电路如图2所示。
控制器中S为启动信号，高电平有效，系统开始工作时应使T0=1，T1=T2=T3=0，故图中设置了Reset信号（负脉冲）图2 二进制乘法器的控制逻辑图2. 二进制乘法器数据处理器(1) A寄存器A寄存器具有并入、移位、同步清0和保持功能。
数字电路课程设计之乘法器精选全文完整版
基于Verilog 的乘法器设计一、设计目标使用Verilog 语言实现4bit*4bit 乘法器设计，并使用Quartes 编写程序，使用modelsin 进行仿真验证设计二、基本原理2.1半加器半加器是为两输入两输出的加法电路，输入无进位，真值表如下图所示,输入X,Y,输出C,SX Y C S 0 0 0 0 0 1 0 1 1 0 0 1 111最简积之和式为 S=X`Y+XY`=X ○+Y;C=XY. 电路图为：2.2全加器全加器是为三输入两输出，输入存在进位，真值表如下图所示,输入X,Y,Z,输出C,SX Y Z C S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 11111化简最简积之和式为：S=X`Y`Z+X`YZ`+XY`Z`+XYZ; C=XY+XZ+YZ; 通过使用半加器组成全加器进行化简为：S=Z(X`Y`+XY)+Z`(X`Y+XY`)=Z(X ○+Y)`+Z`(X ○+Y)=X ○+Y ○+Z123YX C123123Y X`X Y`123S123C123X YSguan tian liangC 的卡诺图如下图X YZ 00 01 11 10 0 0 0 1 0 1111按两两结合 C=XY+YZ+XZ 换一种结合方式 C= XY+XY`Z+X`YZ=Z(XY`+X`Y)+XY=Z(X ○+Y)+XY 电路图如下所示(使用两个半加器与一个或门)123123X Y123123SZ123C多位二进制加法实现 2.2.1 行波进位加法器B2A3B3C3C4C2C1C0S0S1S2S3FA FALL_ADD A1B2Cout 3Cin4S5FA FALL_ADD A1B2Cout 3Cin4S5FAFALL_ADDA1B2Cout 3Cin4S5FAFALL_ADD A1B 2Cout 3Cin4S5A0B0A1B1A2行波进位加法器优点在于结构逻辑简单，缺点速度很慢，在最坏情况下，进位必须从最低有效位传到最高有效加法器，假设同时给出所有加数位，则总的最长延迟为：CinSCinCout ABCout ADD t t n t t +⨯−+=)2(ABCoutt 为最低有效级上从A 或B 到Cout 的延迟，CinCoutt 为中间级上Cin 与Cout 的延迟，CinSt 为最高有效位上从Cin 到S 的延迟。
计算机组成原理阵列乘法器课程设计报告
.课程设计.教学院计算机学院课程名称计算机组成原理题目4位乘法整列设计专业计算机科学与技术班级2014级计本非师班姓名唐健峰同组人员黄亚军指导教师2016 年10 月 5 日1 课程设计概述1.1 课设目的计算机组成原理是计算机专业的核心专业基础课。
课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行设计及实现，进一步提高分析和解决问题的能力。
同时也巩固了我们对课本知识的掌握，加深了对知识的理解。
在设计中我们发现问题，分析问题，到最终的解决问题。
凝聚了我们对问题的思考，充分的锻炼了我们的动手能力、团队合作能力、分析解决问题的能力。
1.2 设计任务设计一个4位的二进制乘法器：输入信号：4位被乘数A（A1,A2,A3,A4）, 4位乘数B（B1,B2,B3,B4）,输出信号：8位乘积q(q1,q2,q3,q4,q5,q6,q7,q8).1.3 设计要求根据理论课程所学的至少设计出简单计算机系统的总体方案，结合各单元实验积累和课堂上所学知识，选择适当芯片，设计简单的计算机系统。
（1）制定设计方案：我们小组做的是4位阵列乘法器，4位阵列乘法器主要由求补器和阵列全加器组成。
（2）客观要求要掌握电子逻辑学的基本内容能在设计时运用到本课程中，其次是要思维灵活遇到问题能找到合理的解决方案。
小组成员要积极配合共同达到目的。
2 实验原理与环境2.1 1.实验原理计算机组成原理，数字逻辑，maxplus2是现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
用乘数的每一位去乘被乘数，然后将每一位权值直接去乘被乘数得到部分积，并按位列为一行每一行部分积末位与对应的乘数数位对齐，体现对应数位的权值，将各次部分积求和得到最终的对应数位的权值。
四位二进制乘法器课程设计报告
外，通过更换库再重新综合很容易移植为ASIC设 计。 （三）独立性 VHDL的硬件描述与具体的工艺技术和硬件结构无 关。设计者可以不懂硬件的结构，也不必管最终设 计实现的目标器件是什么，而进行独立的设计。程 序设计的硬件目标器件有广阔的选择范围，可以是 各系列的CPLD、FPGA及各种门阵列器件。 （四）可操作性 由于VHDL具有类属描述语句和子程序调用等功能， 对于已完成的设计，在不改变源程序的条件下，只 需改变端口类属参量或函数，就能轻易地改变设计 的规模和结构。 （五）灵活性 VHDL最初是作为一种仿真标准格式出现的，有着丰 富的仿真语句和库函数。使其在任何大系统的设计 中，随时可对设计进行仿真模拟。所以，即使在远 离门级的高层次（即使设计尚未完成时），设计者 就能够对整个工程设计的结构和功能的可行性进行 查验，并做出决策。
有了更深了解,其实当初想到设计这个课题。 1.2 设计要求 1）构造一个4位二进制乘法器； 2）受按键控制由4bit输入端口先后输入四位乘数 和被乘数（乘数，被乘数均由HDB3码表示）； 3）用两个七段数码管显示积，以十进制显示； 2硬件描述语言——VHDL 2.1 VHDL简介 VHDL语言是一种用于电路设计的高级语言。它在 80年代的后期出现。最初是由美国国防部开发出来 供美军用来提高设计的可靠性和缩减开发周期的一 种使用范围较小的设计语言 。但是，由于它在一 定程度上满足了当时的设计需求，于是他在1987年 成为A I/IEEE的标准（IEEE STD 1076-1987）。 1993年更进一步修订，变得更加完备，成为A I/IEEE的A I/IEEE STD 1076-1993标准。目前，大 多数的CAD厂商出品的EDA软件都兼容了这种标准。 VHDL的英文全写是：VHSIC（Very High eed Integrated Circuit）Hardware Descriptiong Language.翻译成中文就是超高速集成电路硬件描 述语言。因此它的应用主要是应用在数字电路的设 计中。目前，它在中国的应用多数是用在 FPGA/CPLD/EPLD的设计中。当然在一些实力较为雄 厚的单位，它也被用来设计ASIC。 VHDL主要用于
四位二进制乘法器的设计与实现
四位二进制乘法器的设计与实现1.实验目的A A A A设计一个乘法器，实现两个四位二进制数的乘法。
两个二进制数分别是被乘数3210B B B B。
被乘数和乘数这两个二进制数分别由高低电平给出。
乘法运算的结果即乘和乘数3210积由电平指示灯显示的二进制数。
做到保持乘积、输出乘积，即认为目的实现，结束运算。
2.总体设计方案或技术路线总体思路：将乘法运算分解为加法运算和移位运算。
根据Bi的值决定部分积P与A相加或与0相加，之后移位，经过四次以上运算后得到最终的乘积。
对于4位乘法器而言，设A=1011，B=1101，则运算过程可由下图所示。
从乘法运算过程可知，乘法运算可分解为移位和相加两种子运算，而且是多次相加运算，所以是一个累加的过程。
实现这一累加过程的方法是，把每次相加的结果用部分积P表示，若B中某一位Bi=1，把部分积P与A相加后右移1位；若B中某一位Bi= 0，则部分积P与0相加后右移1位（相当于只移位不累加）。
通过4次累加和移位，最后得到的部分积P就是A与B的乘积。
为了便于理解乘法器的算法，将乘法运算过程中部分积P的变化情况用图3表示出来。
存放部分积的是一个9位的寄存器，其最高位用于存放在做加法运算时的进位输出。
先把寄存器内容清零，再经过4次的加法和移位操作就可得到积。
注意，每次做加法运算时，被乘数A与部分积的P7~P4位相加。
设A=1011，B=1101则结果如下图所示技术路线：实验中，将乘法器电路分为三个部分分别设计，分别是时钟电路，乘法控制电路，乘法运算电路。
（1） 时钟电路：由一个D 触发器和一个非门组成，D 触发器为二分频接法。
时钟电路共产生CP ̅̅̅̅, CLK,CLK ̅̅̅̅̅̅三个不同于原时钟CP 的时钟，其中CP̅̅̅̅是寄存器1，2的时钟，CLK 是寄存器3，4的时钟，CLK̅̅̅̅̅̅是计数器，控制端D 触发器的时钟。
（2） 乘法控制电路：由一个D 触发器，一个计数器和两个与非门组成。
数电课程设计论文四位二进制加计数器(缺0100,0101,0110,1000,1001)
成绩评定表课程设计任务书摘要本文描述了四位二进制同步加法计数器的功能，并且缺省了状态0100，0101，0110，1000，1001。
计数器初始状态从0000开始，每来一个CP脉冲计数器就加1，当增加到0011时，直接跳到状态0111；再来一个CP脉冲，计数器直接跳到状态1010；当计数器加到1111时，给高位进位的同时计数器归零。
本课程设计分别通过QuartusⅡ和multisim软件设计实现此计时器。
在QuartusⅡ软件中先用VHDL语言描述此计数器，编译完成后，进行波形仿真，最后下载到试验箱中。
在multisim软件中首先设计实现此计数器功能的电路图，然后运行仿真电路图，通过LED灯亮灭的顺序和逻辑分析仪的波形变化情况验证电路图的正确性。
关键词：四位二进制加计数器；QuartusⅡ软件；multisim软件；目录1课程设计目的 (1)2课程设计实现框图 (1)3实现过程 (1)3.1QuartusⅡ实现过程（VHDL） (1)3.1.1建立工程 (2)3.1.2VHDL源程序 (5)3.1.3编译和仿真过程 (6)3.1.4引脚锁定与下载 (9)3.1.5仿真结果分析 (10)3.2Multisim实现过程（电路设计） (11)3.2.1设计原理 (11)3.2.2基于Multisim的设计电路图 (15)3.2.3逻辑分析仪显示的波形 (16)3.2.4仿真结果分析 (16)4设计体会 (17)5参考文献 (18)1课程设计目的1、了解数字系统设计方法。
2、熟悉VHDL语言及其仿真环境、下载方法。
3、熟悉Multisim环境。
4.设计实现四位二进制加计数器（缺0100,0101,0110,1000,1001）。
2课程设计实现框图图1所示是四位二进制同步加法计数器的结构示意框图。
CP是输入计数脉冲，所谓计数，就是计CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器计满时再来CP脉冲，计数器归零的同时给高位进位，即要送给高位进位信号，图中的输出信号C就是要送给高位的进位信号。
四位原码乘法器
1.课程设计的内容和要求内容：设计四位原码乘法器电路。
要求：1.有关资料，设计乘法器电路；2.画出乘法器逻辑图；3.在实验箱上完成乘法器电路的组装，调试，核对记录，测试有关数据，通过老师当场验收；4.完成课程设计报告。
1.课程设计原理运用存储器的存储功能实现数字的存储。
令电路的初始状态为000，000，000000。
以二进制的形式输入数字，计算方式是以十进制数字乘法。
输入的数字为三位数字，输出的是六位数字。
先存储输入的乘数和乘积，然后再将乘积的导线端连到输出段，此时之前输入的乘积就可以在输出端显示。
此时序电路的真值表为：1.课程设计思路本次课程设计的题目为四位原码乘法器，利用真值表输入乘数时，需要存放数字，于是我查阅了一些资料，用存储器可以实现这一电路，所以本实验中用到的是INTEL 2114芯片。
具体实现过程如下图：aabbF32F 11.课程设计所需的器材1.2114是一个容量为1K4位的静态RAM芯片，常用于寄存器。
其具体的引脚图为：此芯片的电路图为：2.数字电路实验箱3.导线若干1.课程设计实现本次课程设计的题目是四位原码乘法器电路。
此部分只用到了2块INTEL2114芯片，具体连接如下：1、先将这些芯片按在电路板上（注意不要插反，否者容易烧毁芯片）。
2、将两片芯片的A6和GND端，A7,A8,A9接地。
3、Vcc端接电压5V，cs接存储端，WE端接控制端。
4、两块芯片的A5,A4,A3组成一个乘数，A0,A1,A2组成另一个乘数。
其中一块芯片的I/O1,I/O2,I/O3,I/O4和另一块芯片的I/O1,I/O2组成要求的乘积。
乘数与乘积的显示方式均为二进制，但是计算方法是以十进制数的乘法法则计算。
1.调试步骤及方法在连接实验器件之前，要先检查如下实验器件：1、检查芯片引脚是否有损坏。
2、检查电路板是否好用。
连接实验器件时要注意：2严格按照电路图一步一步连接，以避免连接错误。
3导线要先连接电源测试是否导电。
4位数字乘法器设计
4位数字乘法器设计
设计一个4位数字乘法器需要考虑多个方面，包括硬件设计和
算法实现。
首先，在硬件设计方面，可以使用逻辑门、寄存器和加法器等
元件来实现。
可以将两个4位的输入数分别存储在两个寄存器中，
然后使用逻辑门和加法器来实现乘法运算。
具体来说，可以使用乘
法器的部分积计算方法，将被乘数的每一位与乘数的每一位相乘，
并将结果相加得到最终的乘积。
另外，还需要考虑溢出和进位的处理。
在乘法过程中，可能会
产生进位，需要确保算法能够正确处理进位。
同时，乘法的结果可
能会超出4位的表示范围，因此需要考虑如何处理溢出的情况。
在算法实现方面，可以采用乘法的基本原理，逐位相乘并累加
的方法来实现4位数字的乘法运算。
可以使用循环结构来逐位相乘
并累加，同时考虑进位和溢出的情况，确保算法的正确性和稳定性。
总的来说，设计一个4位数字乘法器需要综合考虑硬件设计和
算法实现两个方面，确保乘法器能够正确高效地进行4位数字的乘法运算。
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数字电子技术基础课程设计报告学院电气信息学院专业姓名学号设计题目四位二进制无符号数乘法器目录1设计任务描述 (1)1.1设计描述 (1)1.2设计概述 (1)2通用器件实现 (1)2.1方案一与门和全加器组合逻辑电路 (1)2.1.1设计思路 (1)2.1.2仿真测试 (2)2.1.3优缺点分析 (3)2.2方案二多种通用集成芯片组合逻辑电路 (3)2.2.1设计思路 (3)2.2.2仿真测试 (5)2.2.3优缺点分析 (7)3使用硬件描述语言——Verilog实现 (7)3.1设计目的 (7)3.2设计要求 (7)3.3硬件语言描述 (7)3.4BASY2板结果附图 (9)4结论与心得体会 (11)4.1结论 (11)4.2心得体会 (11)1设计任务描述1.1设计描述设计一个乘法器，实现两个四位二进制数的乘法。
两个二进制数分别是被乘数3210A A A A 和乘数3210B B B B 。
被乘数和乘数这两个二进制数分别由高低电平给出。
乘法运算的结果即乘积由电平指示灯显示的二进制数。
做到保持乘积、输出乘积，即认为目的实现，结束运算。
1.2设计概述4位二进制乘法器在实际中具有广泛应用。
它是一些计算器的基本组成部分，其原理适用于很多计算器和大型计算机，它涉及到时序逻辑电路如何设计、分析和工作等方面。
通过此电路更深刻的了解时序逻辑部件的工作原理，从而掌握如何根据需要设计满足要求的各种电路图，解决生活中的实际问题，将所学知识应用于实践中。
2通用器件实现2.1方案一与门和全加器组合逻辑电路2.1.1设计思路手动实现两个四位二进制乘法的计算，应为以下过程：123456781234123411110001110111010000110110111101C C C C C C C C A A A A B B B B 设乘数为1234A A A A (下标数字大则为高位),被乘数为1234B B B B ，使乘数从低位到高位依次与被乘数相乘，得到四个四位二进制加数，再依次对四个加数错位相加，得到八位的二进制的乘法运算结果。
依次算法，两个四进制乘数由8个单刀双掷开关接地（低电平0）和接5V（高电平1）进行输入，乘数A 从低位到高位依次与被乘数B 相乘过程可用二输入与门实现，共得到四个加数16个与运算结果，乘数最低位1A 与被乘数作与运算的四位结果的最低位即是乘法运算结果的最低位1C ；依次用三个四位全加器对四个加数进行全加运算，运算时输入两个四位二进制数，输入进位信号接地为0，低级的全加器的运算结果进位信号作为与下一个加数进行全加运算的被加数的最高位，四位全加运算结果的最低位作为输出结果，并从低到高位的依次输出432C C C 、、，最后一个全加器运算过后得到进位信号是八位二进制计算结果的最高位8C ，剩余的高三位输出分别为567C C C 、、，将8位输出结果直接在通过电阻到地保护的发光二极管表示。
通过Multisim软件实现该乘法器设计电路的搭接如下图：2.1.2仿真测试当输入乘数1101和被乘数1011时，显示结果为10001111如下：因为Multisim软件通常工作在理想状态下，启动调试运行无误且运行结果正确。
2.1.3优缺点分析优点：乘数输入通过开关接高电平或者直接接地实现，计算结果通过查看8个LED 管的亮暗（亮为高电平1）实现，连线将计算结果依次输出。
无外来其他输入信号干扰，算法简单，使用芯片较少，逻辑电路图易懂。
缺点：搭接电路过程中双输入与门使用了TTL 的74LS08芯片和全加器74LS83。
由于TTL 门电路的BJT 工作在饱和状态，会使开关速度受到很大限制；使用多个TTL 与门接入电路，在一定程度上增加了集成芯片内部的连线复杂程度。
2.2方案二多种通用集成芯片组合逻辑电路2.2.1设计思路电路原理框图如图1所示。
乘法器可以利用加法器和寄存器实现。
加法器E(触发器）寄存器B(被乘数)计数器P检n寄存器A(累加和)寄存器Q(乘数)进位Q 0Z 图1乘法器原理框图实验电路输入的被乘数取值范围为(0000)2~(1111)2，乘数的取值范围为(0000)2~(1111)2。
通过计算可得，乘积的取值范围为(00000000)2~(11100001)2。
通过初步的数值位数分析可知，储存被乘数需要1片4位二进制寄存器，储存乘数需要1片4位二进制寄存器，储存乘积需要2片4位二进制寄存器。
由图中二进乘法竖式计算可以看出：二进制乘法可以转化为移位累加操作。
对于4位二进制乘法，以8位乘积寄存器的高4位储存累加结果。
运算时先将乘积寄存器置零，然后从低位向高位依次检查乘数寄存器中每一位的值。
当值为“1”时，先用乘积寄存器的高4位累加被乘数，并将和保存在乘积寄存器的高4位中，然后以加和的进位结果作为右移输入对乘积寄存器进行右移操作。
当值为“0”时，以“0”作为右移输入直接对乘积寄存器进行右移操作。
观察图可以看出，乘法运算初始化时存入寄存器低4位中的“0”因计算过程中先后图14位二进制乘法运算竖式分析到来的4次右移操作而被移出寄存器。
如果用乘法运算的乘数代替这4个“0”，每次右移操作恰好将检查过的乘数位移出寄存器，而对尚未处理的数据没有影响，并且不会影响乘法运算的结果。
因此，考虑到电路的成本，可以将乘数储存在乘积寄存器的低位端从而节省1片寄存器的花费。
在4位二进制乘法运算中，因为乘数有4位二进制位，所以整个运算过程需要检查乘数位值4次，即需要进行4次基本移位操作。
因此，在电路中需要用计数器来记录移位操作的次数以指示运算的结束。
1.控制逻辑电路（如右）。
二进制乘法运算是一个只与乘数位数有关的累加移位过程，对于4位二进制乘法运算循环需要进行4次累加移位操作。
S2、S3状态的循环过程就是二进制乘法运算的过程，其中S2状态电路进行累加操作，S3状态电路进行右移操作。
当寄存器Q的最低位输出Q0为1时，电路进入S2状态，将加法器器D中输出的数值置入寄存器A中，寄存器Q的输出状态保持不变。
此时寄存器A的控制端S0=S1=1，寄存器B的控制端S0=S1=0当寄存器Q的最低位输出Q0为0时将跳过S2状态直接进入S3状态。
S3状态时，寄存器A和寄存器Q进行右移操作，两芯片的控制端输入均为S0=1、S1=0。
由于计数器P用来记录电路中执行移位操作的次数，因此当计数器P的输出端Q2为1时，即可断定乘法运算过程已经结束。
此时应该停止时钟使电路状态保持不变，即回到S0状态。
否则电路状态再次进入对寄存器Q的最低位输出Q0的判断。
将电路状态S2、S3时寄存器A和寄存器Q各端口的状态合在一起观察，设D表示寄存器A的Q0，T为寄存器Q的Q0。
规定加‘*’的状态表示该端口前一个时钟周期的状态。
寄存器A：S0=1，S1=S1*⊙T，SR=CI·T；寄存器Q；S0=(S0*·T)'，S1=1，SR=D；为实现该关系，电路中用U8A、U8B和U10A分别储存寄存器Q的控制端S0、寄存器A 的控制端S1和加法器D的进位输出端CO在上一个时钟周期的状态。
另外，通过对表3的观察发现，在电路状态S1的初始化过程中，需要对D触发器U8A置一，对D触发器U8B置零。
计数器P用来记录电路中执行移位操作的次数，且电路采用同步时钟控制，因此只有当电路执行移位操作是计数器P的使能端才有效。
通过对表3的观察发现：在电路状态S1、S2中，只有当电路进行移位操作时寄存器Q的控制端S0才为1。
所以，计数器P的使能端ENP、ENT与寄存器Q的控制端S0同状态。
最后，对D触发器U10B来说，当按下开关J1时，U10B的置数端接收到低电平被置一，其输出Q接寄存器B和寄存器Q的控制端S0、S1使之为一，寄存器B、Q处于置数状态，Q′接寄存器A、计数器P、D触发器U8B和U10A的CLR端使它们置零，并且Q′接D触发器U8A 的PR端使其置一，即使电路处于S1状态。
当第一个上升沿到来时，D触发器U10B的输出进行翻转，电路进入S2、S3状态的循环过程，并在计数器P的输出Q2位1时停止时钟，使电路回到S0状态。
2.数据的处理数据的处理包括累加和右移两部分。
在加法电路中，寄存器B中的被乘数与寄存器A中的部分积相加，并将结果保存在寄存器A中，同时将进位加法器的进位输出锁存在D触发器中，以提供右移操作使用。
即将寄存器B和寄存器A的数据输出端接加法器D的数据输入端，将加法器D的数据输出端接寄存器A的数据输入端，加法器D的进位输入端接低电平，加法器D的进位输出端接D触发器U10A 的输入端。
在移位电路中，需要对寄存器A和寄存器Q进行联合右移，所以将寄存器A的最低位输出Q0接到寄存器Q的右移输入端SR。
寄存器的其他控制端按控制电路的设计对应连接。
2.2.2仿真测试连好电路后，打开仿真电源，电路进入等待状态。
先设置电路的输入，即按需要输入的被乘数和乘数的二进制码调节拨码开关输出的电平信号（注：拨码开关置左为高电平，置右为低电平，在一组四个拨码开关中，上为高位，下为低位）。
按下开关电路启动。
途中probe显示即为输出结果，输出高电平亮，低电平不亮。
图为1111×1111=11100001的仿真。
被乘数A乘数B乘积P 0001000100000001 0010001000000100 0100001000001000 1010110001111000 1100110010010000 1011110110001111 11111111111000012.2.3优缺点分析优点：电路具有连续计算能力，对比方案一优势在于计算过程可以通过按键开始，而不是改变输入时直接输出改变，并且能够存贮乘积。
输入输出及中间计算的移位过程能够通过probe显示出来，非常直观。
对高位，多次乘法运算来说，计算速度快，运行时间短。
缺点：使用的芯片较多搭。
逻辑电路图相对复杂，搭接过程比较复杂，连线多，易出现错误。
3使用硬件描述语言——Verilog实现3.1设计目的本次设计的目的是在初步掌握Verilog硬件语言的基础上，通过ISE软件进行有关程序的编译、仿真实验，最后通过下载程序到硬件设备BASY2板进行验证。
通过学习的Verilog语言结合电子电路的设计知识理论联系实际，掌握所学的数字电子技术基础课程知识，学习Verilog基本单元电路的综合设计应用。
通过对四位二进制乘法器的设计，巩固和综合运用所学课程，加深对数字电路和Verilog基本单元的理解，理论联系实际，提高设计能力，提高分析、解决计算机技术实际问题的独立工作能力。
通过课程设计深入理解Verilog语言的精髓，达到课程设计的目标，乘法器的设计可以使对计算机怎样工作有了更深了解。
3.2设计要求1）构造一个4位二进制乘法器；2)通过ISE软件，使用Verilog语言编写程序，并在BASY2板上实现：①使用拨码开关拨动实现输入四位乘数和被乘数；②用8个LED灯显示最后的运行结果。