数字频率计总结报
数字频率计报告
目录一、设计指标 (2)二、系统概述 (3)1、设计思想 (3)2、可行性论证 (3)3、各功能组成 (4)三、单元电路设计与分析 (6)1、十倍率分频器 (6)2、四位动态显示 (7)3、4位十进制计数器 (11)4、锁存器 (12)5、数字单稳态触发电路 (13)6、量程与测试信号选择 (14)7、扩展部分 (17)四、电路实测 (18)1、引脚分配 (18)2、频率计测试 (19)五、结束语 (20)1、对设计题目的结论性意见及进一步改进的意向说明 (20)2、总结设计的收获和体会 (21)六、参考文献 (22)七、附录（总图） (23)一、设计指标设计一个测量TTL方波信号频率或周期的数字系统。
用按键选择测量信号频率或周期，测量值采用4个LED七段数码管显示，并以发光二极管指示测量对象：频率以及测量值的单位：Hz(s)、kHz(ms)。
频率的测量范围有4挡量程。
（1）测量结果显示4位有效数字，测量精度为万分之一。
（2）频率测量范围：0.1Hz～999.9kHz，分为4挡。
第一挡：100.1Hz～999.9Hz第二档：1.000kHz～9.999kHz第三档：10.00kHz～99.99kHz第四档：100.0kHz～999.9kHz（3）量程切换可以采用两个按键手动切换或由电路控制自动切换。
（4）设计一个周期性方波产生电路输出频率计调试所需的信号。
输出信号的频率范围与测量范围相同，分为4个量程。
设置4个按键在每挡范围内选择4位有效数字的9～16个固定频率，最高位数值范围必须分布为1～9，信号占空比可以任意。
二、系统概述1、设计思想数字频率计是一种用十进制数字显示被测信号频率的数字测量仪器.它的基本功能是测量方波信号及其他各种单位时间内变化的物理量。
频率计的基础为计数器，通过控制计数器的计数时间和输入脉冲来测量周期性信号在单位时间内的信号周波数。
频率计中计数器的输入脉冲为被测信号，计数时间为时基信号的周期。
频率计实验报告
频率计实验报告一、实验目的本次实验的目的是通过设计和搭建频率计电路，掌握频率测量的基本原理和方法，熟悉相关电子元器件的使用，提高电路设计和调试的能力，并深入理解数字电路中计数器、定时器等模块的工作原理。
二、实验原理频率是指周期性信号在单位时间内重复的次数。
频率计的基本原理是通过对输入信号的周期进行测量，并将其转换为频率值进行显示。
常见的频率测量方法有直接测频法和间接测频法。
直接测频法是在给定的闸门时间内，对输入信号的脉冲个数进行计数，从而得到信号的频率。
间接测频法则是先测量信号的周期，然后通过倒数计算出频率。
在本次实验中，我们采用直接测频法。
使用计数器对输入信号的脉冲进行计数，同时使用定时器产生固定的闸门时间。
在闸门时间结束后，读取计数器的值，并通过计算得到输入信号的频率。
三、实验设备与器材1、数字电路实验箱2、示波器3、函数信号发生器4、集成电路芯片（如计数器芯片、定时器芯片等）5、电阻、电容、导线等若干四、实验步骤1、设计电路原理图根据实验要求和原理，选择合适的计数器芯片和定时器芯片，并设计出相应的电路连接图。
确定芯片的引脚连接方式，以及与外部输入输出信号的连接关系。
2、搭建实验电路在数字电路实验箱上，按照设计好的电路原理图，插入相应的芯片和元器件，并使用导线进行连接。
仔细检查电路连接是否正确，确保无短路和断路现象。
3、调试电路接通实验箱电源，使用示波器观察输入信号和输出信号的波形，检查电路是否正常工作。
调整函数信号发生器的输出频率和幅度，观察频率计的测量结果是否准确。
4、记录实验数据在不同的输入信号频率下，记录频率计的测量值，并与函数信号发生器的设定值进行比较。
分析测量误差产生的原因，并尝试采取相应的措施进行改进。
五、实验数据与分析以下是在实验中记录的部分数据：｜输入信号频率（Hz）｜测量值（Hz）｜误差（％）｜｜｜｜｜｜100|98|2|｜500|495|1|｜1000|990|1|｜2000|1980|1|从数据中可以看出，测量值与输入信号的实际频率存在一定的误差。
频率计实验报告(二)
频率计实验报告（二）引言概述：本文是关于频率计实验报告的第二篇。
在上一篇实验报告中，我们介绍了频率计的原理和使用方法。
在本文中，我们将继续讨论频率计的准确性、稳定性以及实验中可能遇到的问题和解决方法。
通过本次实验，我们将深入了解频率计的性能和应用情况。
正文：一、频率计的准确性1. 选择合适的输入信号：合适的输入信号能够提高频率计的准确性。
应根据实际需求选择合适的信号源，例如使用稳定的标准信号源进行校准，或者根据被测信号的特点进行合理选择。
2. 校准频率计：频率计应定期进行校准，确保准确性。
校准过程中需注意输入电平、信号形状等因素对准确性的影响，及时进行调整和校准，提高频率计的准确性。
二、频率计的稳定性1. 加强电源管理：频率计的稳定性与供电电压、电源干扰等因素密切相关。
合理管理电源，选择稳定的供电电压，避免电源波动对频率计稳定性的影响。
2. 提高抗干扰能力：频率计应具备一定的抗干扰能力，可以通过加装滤波器、进行屏蔽等方式减小外部干扰对频率计的影响，提高稳定性。
3. 保持恒温环境：频率计对环境温度敏感，应保持恒温环境，避免温度变化对频率计稳定性的影响。
三、实验中可能遇到的问题及解决方法1. 频率计读数不稳定：可能是由于输入信号波动引起的，可以尝试增加信号源的稳定性或调整信号输入方式。
2. 频率计误差较大：可能是由于输入电平过高或过低导致的，可以通过减小或增大输入信号电平进行调整。
3. 频率计显示故障：可能是由于设备故障引起的，可以检查设备连接是否正常、是否存在损坏等问题，并进行相应维修或更换操作。
四、实验中的注意事项1. 注意输入信号的频率范围：在实验中应选择适合频率范围的输入信号，避免超出频率计的测量范围。
2. 避免过高电压输入：过高的输入电压可能导致频率计损坏或显示异常，需根据设备的额定电压进行输入控制。
3. 防止外界干扰：实验时需注意周围环境的电磁干扰，如尽量远离其他电磁辐射源，以确保测量准确性和稳定性。
数字频率计实验报告
考虑到测量方便，将数字频率计划分为四档：10～99Hz 、100～999Hz 、1000～9999Hz 、10000～99999Hz 。
这样可以保证每一档三位有效数字，而且第三位有效数字误差在±2以内时即可达到精度要求。
三个输入信号：待测信号、标准时钟脉冲信号和复位脉冲信号。
设计细化要求：频率计能根据数字频率计设计计双0102 雷昊 2001011830786一、课程设计内容及要求本次课程设计要求设计并用FPGA 实现一个数字频率计，具体设计要求如下：测量频率范围： 10Hz ～100KHz 精度： ΔF / F ≤ ±2 %系统外部时钟： 1024Hz 测量波形： 方波 Vp-p ＝ 3～5 V 硬件设备：Altera Flex10K10 五位数码管 LED 发光二极管编程语言：Verilog HDL / VHDL二、系统总体设计输入待测信号频率自动选择量程，并在超过最大量程时显示过量程，当复位脉冲到来时，系统复位，重新开始计数显示频率。
基于上述要求，可以将系统基本划分为四个模块，分别为分频、计数、锁存和控制，并可以确定基本的连接和反馈，如上图所示。
三、系统及模块设计与说明如左图所示为数字频率计测量频率的原理图。
已知给定标准时钟脉冲高电平时间，将此0T 高电平信号作为计数器闸门电平，通过计数器得到时间内待测脉冲的个数N ，则有。
由图示可以看出，一个闸门电平时间内0T 0T Nf计数的最大误差为N ±1，为保证误差要求取N ≥100。
经计算，四档的闸门电平时间分0T 别为10s 、1s 、0.1s 和0.01s 。
仅对计数器计数值N 进行简单的移位即可得到结果。
产生闸门电平的工作由分频器完成。
分频器采用计数分频的方法，产生计数闸门电平和一系列控制脉冲，并接受计数器和控制器的反馈。
控制器主要用来判断计数器计数是否有效，从而控制档位转换，锁存器打开、关闭和设定值。
计数器在分频器和控制器的作用下对输入待测信号计数，并把计数值输出，在计数溢出时向控制器和分频器发送溢出脉冲。
数字频率计设计实验报告
成绩指导教师日期张歆奕2011-5-12 五邑大学实验报告实验课程名称：电子系统EDA院系名称：信息学院专业名称：通信工程实验项目名称：实验3 数字频率计班级：AP08054 学号：AP0805422 报告人：彭志敏实验3 数字频率计一、实验目的1、学会利用Quartus II 进行层次化设计；2、练习混合设计输入方法；3、巩固用实验箱验证设计的方法。
二、频率计的原理数字频率计是用来测量输入信号的频率并显示测量结果的系统。
一般基准时钟的高电平的持续时间为01T S ，若在这0T 内被测信号的周期数为N 则被测信号的频率就是N ，选择不同的0T ，可以得到不同的测量精度。
一般0T 越大，测量精度越高，但一次的测量时间及频率计所需的硬件资源也增加。
下面是数字频率计测量原理示意图（图一）：▲图一：数字频率计测量原理示意图三、频率计设计及其简要说明（可分模块进行说明）数字频率计可由三模块组成，控制模块、计数模块、锁存显示模块。
下面先介绍顶层设计，然后分模块介绍。
1.顶层设计。
改频率计顶层设计采用原理设计，主要包过6个10进制计数器，一个门控制电路和一个锁存器。
输入引脚包括时钟信号CLK 和复位按钮reset 以及待测频率信号输入端signer ，输出引脚一个24位output 。
▲图二：数字频率计顶层设计原理图2.控制模块。
控制模块是此次设计的设计重点和难点，在标准时钟的作用下，它需要提供计数模块的时钟信号和周期为2秒的控制信号，还要提供锁存器必要时候的锁存允许信号，在一定时候锁存计数器测得的频率值。
主要由门电路和D 触发器构成，下面是控制模块原理图（图三）和时序图（图四）。
▲图三控制模块原理图▲图四控制模块时序图3.计数模块。
计数模块有六个相同的十进制计数器构成，各级计数器之间采用级联方式。
计数器就就采用参数化宏单元调用即可。
下图是参数化宏单元计数器生成的符号（图五）：▲图五 10进制计数器4.锁存显示模块。
数字频率计实验报告
1前言2 总体方案设计2.1设计方案一下图2-1是数字频率计的组成框图。
被测信号V x 经放大整形电路变成计数器所要求的脉冲信号Ⅰ，其频率与被测信号的频率f相同。
时基电路提供标准时间基准信号，其x=1s，当1s信号来到时，闸门开通，被测脉冲信号通过闸门，计数器高电平持续时间t1开始计数，直到1s信号结束时闸门关闭，停止计数。
若在闸门时间1s内计数器计得的=N(HZ)。
脉冲个数为N，则被测信号频率fx逻辑控制电路的作用有两个：一是产生锁存脉冲Ⅴ，使显示器上的数字稳定；二是产生清零脉冲，使计数器每次测量从0开始计数。
各信号之间的时序如图2-2所示图2-1设计方案一图2-2各信号之间的时序2.2 设计方案二电信号的频率是指电信号在1 秒钟内完成变化的次数。
利用计数器和控制脉冲对待测信号进行1 秒钟计数，在计数禁止期间将其锁存、显示，再将计数器清零，然后进行下一秒的计数、锁存、显示和清零。
如此反复进行，就能适时的从数码管上显示出待测信号的频率值，其工作过程如图1 所示。
频率计是一种测量电信号变化快慢的仪器设备，它主要由计数、锁存、译码、驱动、显示和控制电路组成，其结构框如图2 所示。
图2-3设计方案二图2-4频率测量原理图2·3 方案比较综合上述方案比较分析：单元电路设计与参数计算（1）放大整形电路放大整形电路由晶体管3DG100与74LS00等组成，其中3DG100组成放大器将输入频率为f 的周期信号如正弦波，三角波等进行放大。
与非门74LS00构成施密特触发器，它对放大器的输出信号进行整形，使之成为矩形脉冲。
（2）时基电路时基电路的作用是产生一个标准时间信号（高电平持续时间为1s ），由定时器555构成的多谐振荡器产生（当标准时间的精度要求较高时，应通过晶体振荡器分频获得）。
若振荡器的频率f o =1/(t 1+t 2)=0.8HZ ，则振荡器的输入波形如图上（b ）波形Ⅱ所示，其中t 1=1s,t 2=0.25s ，由公式t 1=0.7(R 1+R 2)C 和t 2=0.7R 2C ，可计算出电阻R 1,R 2及电容C 的值。
数字频率计实验报告 2011学年
2011年电子技术实验实验报告频率计一、概述数字频率计是使用领域非常广泛的测量仪器，在计算机、通讯设备、音频视频等科研生产领域不可缺少。
通过十进制数字显示被测信号频率，具有测量迅速，精度高，显示直观等诸多优点。
本实验中，我们使用VHDL开发FPGA的一般流程，采用频率计开发的基本原理和相应的测量方案，在FPGA实验开发板进行数字频率计的设计和实现。
数字频率计是数字电路中的一个典型使用，随着复杂可编程逻辑器件（CPLD）的广泛使用，以EDA工具作为开发手段，运用VHDL语言，将使整个系统大大简化，提高整体的性能和可靠性。
本次的频率计设计主要是顶层设计，通过各个模块综合使用，学习常用的数字系统设计方法。
采用VDHL编程设计实现的数字频率计，除被测信号的整形部分、键输入部分以外，其余全部在一片FPGA芯片上实现，整个系统非常精简，而且具有灵活的现场可更改性。
在不更改硬件电路的基础上，对系统进行各种改进还可以进一步提高系统的性能。
该数字频率计具有高速、精确、可靠、抗干扰性强和现场可编程等优点。
本实验，我采用硬件描述语言VHDL，在软件开发平台ISE上完成，该设计的频率计能准确的测量频率在10Hz到100MHz之间的信号。
使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到FPGA上。
VHDL主要用于描述数字系统的结构、行为、功能和接口。
除了含有许多具有硬件特征的语句外，VHDL的语言形式，描述风格以及句法十分类似于一般的计算机高级语言。
VHDL的程序结构特点是将一项工程设计，或称为设计实体（可以是一个元件、一个电路模块或一个系统）分成外部（又称为可视部分，即端口）和内部（又称为不可视部分），即设计实体的内部功能和算法完成部分。
在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其它的设计就可以直接调用这个实体。
这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
数字频率计实验报告
电工电子课程设计——数字频率计学生姓名陈卓学号1302060413专业通信工程班级0605指导教师宋学瑞目录第一章技术指标…………………………………………………………第二章整体方案设计…………………………………………………第三章单元电路设计…………………………………………………第四章测试与调整……………………………………………………第五章设计小结………………………………………………………第一章技术指标一.整体功能要求频率计主要用于测量正弦波、矩形波、三角波和尖脉冲等周期信号的频率值。
其扩展功能可以测量信号的周期。
二.系统结构要求数字频率计的整体结构要求如图所示。
图中被测信号为外部信号，送入测量电路进行处理、测量，档位转换用于选择测试的项目------频率、周期，若测量频率则自动分档。
数字频率计整体方案结构方框图三、电气指标被测信号波形：正弦波和矩形波。
输入信号电压：0.5~5V测量范围：0～9999Hz和1～100kHz脉冲周期测量范围：100μS~1S具有超量程声、光报警功能显示4位有效数字测量误差小于5%可供选择的元器件见附录第二章整体方案设计现代测量技术及仪器以数字化和智能化为主要发展方向。
数字式时频测量仪器很符合这样的方向。
频率量是几乎不经转换就能得到的数字量，在数字频率计中，被测信号是以脉冲信号方法来传递、控制和计数的，易于做成智能化设备。
数字频率计的基本工作原理是以适当的逻辑电路，使电子计数器在预定的标准时间内累计待测输入信号的脉冲个数，实现频率测量。
频率就是指周期性信号在单位时间内重复出现的次数。
若在一定的时间间隔T内计得这个周期性信号的重复次数N，则其频率可表达为：f=N/T由于计数器可以严格按照上式所表达的频率的定义进行测量，对于上式来说，要测量某个周期现象的频率，就必须解决计数和时间标准问题。
测量方案应至少包括两个部分，即计数部分和时基选择部分。
数字频率计的原理框图如下所示：图A、数字频率计测频原理数字频率计的原理框图如图A所示，从中可以看出测量过程。
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项目名称：数字频率计的设计报告项目者班级：物理科学与技术学院2008级6班日期：2010-12-18摘要：（采用方案、实现方法、实现的功能及特点、水平。
）本课题的采取测频法的方案：将信号放大整形后由计数器累计单位时间内的信号个数，然后经译码、显示输出测量结果。
数字频率计主要由放大整形电路、闸门电路、计数器电路、锁存器、时基电路、逻辑控制、译码显示电路几部分组成。
该数字频率计是4位十进制数，其具有的功能有：（1）测量范围在1Hz~10kHz之间（2）测量误差≦1%（3）响应时间≦15s（4）显示时间不少于1s（5）具有记忆显示的功能，即在测量过程中不刷新数据，等测量过程结束后才显示测量结果，给出待测信号的频率值，（6）并保存到下一次测量结束。
总体结构如图：图4-2-6数字频率计原理图第一章方案设计及论证方案：直接使用时长为1s的门信号截取输入信号，截取的脉冲个数即为频率数。
优点：设计原理简单、响应时间快，可以实现在1s中同步计数。
缺点：实验误差较大，在某些频率的测量中不能达到实验规定的1%的误差率。
改进措施：可以延长门信号至10s，以此来减少低频误差。
原理图大致如下第二章理论计算低频测量时，误差较大；高频测量精确度高。
第三章电路图及有关设计文件清零开关的去抖电路译码器时钟信号产生电路（100Hz）VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY CLK_100Hz ISGENERIC (N:INTEGER:=500000);——分频后信号降为100HZPORT(CLKIN :IN STD_LOGIC;CLKOUT :OUT STD_LOGIC);END;ARCHITECTURE BEHA VE OF CLK_100Hz ISSIGNAL COUNT:INTEGER RANGE 0 TO N;BEGINPROCESS(CLKIN)BEGINIF CLKIN'EVENT AND CLKIN = '1' THENIF COUNT = N-1 THENCOUNT <= 0;ELSECOUNT <= COUNT+1;IF COUNT < (INTEGER(N/2)) THENCLKOUT <= '0';ELSECLKOUT <= '1';END IF;END IF;END IF;END PROCESS;END;输入时钟信号（晶振频率）以及变频后视为待测信号（输入频率可调）VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY INCLK ISGENERIC (N:INTEGER:=50000000/15); ——此时待测信号为15hz（改变比值可以任意调节待测信号频率）PORT(CLKIN :IN STD_LOGIC;CLKOUT :OUT STD_LOGIC);END;ARCHITECTURE BEHA VE OF INCLK IS ——分频程序SIGNAL COUNT:INTEGER RANGE 0 TO N;BEGINPROCESS(CLKIN)BEGINIF CLKIN'EVENT AND CLKIN = '1' THENIF COUNT = N-1 THENCOUNT <= 0;ELSECOUNT <= COUNT+1;IF COUNT < (INTEGER(N/2)) THENCLKOUT <= '0';ELSECLKOUT <= '1';END IF;END IF;END IF;END PROCESS;END;门控制截取并计数模块VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER ISPORT(RESET:IN STD_LOGIC;CLK :IN STD_LOGIC;INCLK :IN STD_LOGIC;B0,B1,B2,B3,B4,B5,B6,B7: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));END;ARCHITECTURE BEHA V OF COUNTER ISsignal EN,BCLK:STD_LOGIC;SIGNAL Q :INTEGER RANGE 0 TO 49999999;BEGINPROCESS(CLK)BEGINIF RESET='1' THEN Q<=0;ELSIF CLK'EVENT AND CLK='1' THENIF Q<49999999 THEN Q<=Q+1; ——晶振频率50mhzELSE Q<=49999999; ——计数50000000时长为一秒END IF;END IF;IF Q<49999999 AND RESET='0' THEN EN<='1';ELSE EN<='0';END IF;END PROCESS;PROCESS(EN,INCLK)BEGINBCLK<=INCLK AND EN;END PROCESS;PROCESS(RESET,BCLK,EN) ——模为100000000的计数器模块BEGINIF RESET='1'THENB0<="0000";B1<="0000";B2<="0000";B3<="0000";B4<="0000";B5<="0000";B6<="0000";B7<="0000";ELSIF BCLK'EVENT AND BCLK='1' THENIF B0="1001" THEN B0<="0000";B1<=B1+1;IF B1="1001" THEN B1<="0000";B2<=B2+1;IF B2="1001" THEN B2<="0000";B3<=B3+1;IF B3="1001" THEN B3<="0000";B4<=B4+1;IF B4="1001" THEN B4<="0000";B5<=B5+1;IF B5="1001" THEN B5<="0000";B6<=B6+1;IF B6="1001" THEN B6<="0000";B7<=B7+1;IF B7="1001" THEN B7<="0000";END IF;END IF;END IF;END IF;END IF;END IF;END IF;ELSE B0<=B0+1;END IF;END IF;END PROCESS;END BEHA V;锁存，译码，动态显示模块VHDL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY BCD ISGENERIC (N:INTEGER:=8);PORT(CLK:IN STD_LOGIC;ADR0,ADR1,ADR2,ADR3,ADR4,ADR5,ADR6,ADR7 :IN STD_LOGIC_VECTOR(3 DOWNTO 0);SEG :OUT STD_LOGIC_VECTOR(7 DOWNTO 0);SCAN :OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END;ARCHITECTURE BEHA VE OF BCD ISSIGNAL COUNT :INTEGER RANGE 0 TO N;SIGNAL ADR :STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF CLK'EVENT AND CLK = '1' THENIF COUNT = N-1 THENCOUNT <= 0;ELSECOUNT <= COUNT+1;END IF;CASE COUNT IS ——数据锁存WHEN 0 =>ADR<=ADR0;SCAN<="11111110";WHEN 1 =>ADR<=ADR1;SCAN<="11111101";WHEN 2 =>ADR<=ADR2;SCAN<="11111011";WHEN 3 =>ADR<=ADR3;SCAN<="11110111";WHEN 4 =>ADR<=ADR4;SCAN<="11101111";WHEN 5 =>ADR<=ADR5;SCAN<="11011111";WHEN 6 =>ADR<=ADR6;SCAN<="10111111";WHEN 7 =>ADR<=ADR7;SCAN<="01111111";WHEN OTHERS => NULL;END CASE;END IF;CASE ADR IS ——数据译码WHEN "0000" => SEG <= "11111100"; --0WHEN "0001" => SEG <= "01100000"; --1WHEN "0010" => SEG <= "11011010"; --2WHEN "0011" => SEG <= "11110010"; --3WHEN "0100" => SEG <= "01100110"; --4WHEN "0101" => SEG <= "10110110"; --5WHEN "0110" => SEG <= "10111110"; --6WHEN "0111" => SEG <= "11100000"; --7WHEN "1000" => SEG <= "11111110"; --8WHEN "1001" => SEG <= "11110110"; --9WHEN OTHERS => NULL;END CASE;END PROCESS;END;第四章仿真与测试分析仿真运行成功后得出如下数据：系统稳定性有待改进，总体运行结果基本满足实验设计要求第五章设计总结实验由我和巫霄同学合作完成，期间有很多波折，包括方案的选定，指导方法，再到具体的程序编写，仿真测试，各种意想不到的小细节都会造成错误，好在有老师和同学们的帮忙。