时序电路地分析与设计
时序电路的基本分析与设计方法
时序电路的基本分析与设计方法时序逻辑电路时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。
时序电路中务必含有具有经历能力的存储器件。
时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图与逻辑图6种方式表示，这些表示方法在本质上是相同的，能够互相转换。
一、时序电路的基本分析与设计方法 （一）分析步骤1．根据给定的时序电路图写出下列各逻辑方程式： （1）各触发器的时钟方程。
（2）时序电路的输出方程。
（3）各触发器的驱动方程。
2．将驱动方程代入相应触发器的特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。
3．根据状态方程与输出方程，列出该时序电路的状态表，画出状态图或者时序图。
4．根据电路的状态表或者状态图说明给定时序逻辑电路的逻辑功能。
【例1】分析时序电路（1）时钟方程：CP CP CP CP ===012输出方程：nnQ Q Y 21=驱动方程：⎪⎩⎪⎨⎧======n n n nnn Q K Q J Q K Q J Q K Q J 202001011212（2）求状态方程JK 触发器的特性方程：n n n Q K Q J Q+=+1将各触发器的驱动方程代入，即得电路的状态方程：⎪⎩⎪⎨⎧=+=+==+=+==+=+=+++n n n n n n n n n n n n n n n n n nn n n n n n Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q 202020000100101011111112121222212（3）计算、列状态表nn nn nn n n Q Q Y Q Q Q Q Q Q 21210011112=⎪⎩⎪⎨⎧===+++（4）画状态图及时序图（5）逻辑功能有效循环的6个状态分别是0～5这6个十进制数字的格雷码，同时在时钟脉冲CP 的作用下，这6个状态是按递增规律变化的，即：000→001→011→111→110→100→000→…因此这是一个用格雷码表示的六进制同步加法计数器。
异步时序逻辑电路的分析与设计
异步时序逻辑电路的分析与设计异步时序逻辑电路是一种基于信号的到达时间和时序性的电路设计方法。
与同步时序逻辑电路不同，异步时序逻辑电路中的数据传输和处理不依赖于时钟信号，而是根据输入信号的到达顺序和时序关系来进行操作。
本文将详细介绍异步时序逻辑电路的分析与设计。
异步时序逻辑电路的分析主要包括信号流图的建立和状态表的推导。
首先，通过对输入信号的时序关系进行分析和理解，可以根据具体应用需求建立信号流图。
信号流图是一种图形化表示方式，其中包含了电路中信号的流动方式以及各个元件的逻辑功能。
在建立信号流图时，需要注意信号的输入和输出时间以及逻辑功能的实现方式，这是实现异步时序逻辑电路的关键。
在信号流图的基础上，可以根据信号的到达先后顺序推导状态表。
状态表是对电路中每个元件当前状态和下一状态的描述。
通过观察信号流图，可以确定每个元件在不同状态下的输出值，并利用这些信息进行状态表的推导。
在状态表中，可以列出元件的当前状态和下一状态的取值，并根据逻辑功能的要求来确定元件的控制信号。
异步时序逻辑电路的设计主要涉及到逻辑电路元件的选择和电路的优化。
在异步时序逻辑电路中，常用的逻辑电路元件包括触发器、门电路和编码器等。
根据实际需求，可以选择不同类型的逻辑电路元件来实现电路的逻辑功能。
在设计时，需要注意减少电路的延迟和功耗，提高电路的性能和可靠性。
可以通过选择低延迟的元件、合理布局电路和优化信号传输路径等方式来减小电路的延迟。
另外，可以采用时序检测和冗余检测等方法来增加电路的可靠性。
除了分析和设计，测试和验证是异步时序逻辑电路设计中的重要环节。
可以利用仿真软件对电路进行测试和验证，以确保电路的正确性和性能。
通过仿真可以观察电路的输入输出关系，检测是否存在冲突或错误，并进行合理的调整和优化。
总结起来，异步时序逻辑电路的分析与设计涉及到信号流图的建立、状态表的推导、元件的选择和电路的优化等方面。
通过合理的分析和设计，可以实现复杂的时序逻辑功能，并提高电路的性能和可靠性。
时序逻辑电路设计与分析(完整电子教案)
图8.20具有异步控制端的同步触发器
【训练与提高】
制作一个时钟电路中的分钟校时电路。
工作原理：时钟电路中的分钟校时电路有按键控制，按键按一次（阐述有效信号，打开门电路），门电路输出将改变N次状态，其中N此变化（变化快门）由输入的时钟信号决定。同时该电路中具有秒钟输入信号。其参考电路如下图8.21所示。试搭建调试电路，分析其工作过程。
时序逻辑电路设计与分析（完整电子教案）
8.
触发器(flip flop)是构成时序逻辑电路的基本单元，能记忆、存储一位二进制信息，触发器也称双稳态触发器，它有两种稳定输出工作状态，即分别输出1和输出0的状态。在无输入信号作用时，这种状态是稳定的；而当输入信号到来并满足一定逻辑关系时，输出端的状态将迅速变化，能从一种稳定状态转换到另一种稳定状态。
三、RS触发器在机械开关去抖上的应用
通常按键开关为机械弹性开关，当机械触点断开、闭合时，电压信号小型如图8.6。由于机械触点的弹性作用,一个按键开关在闭合时不会马上稳定地接通,在断开时也不会一下子断开。因而在闭合及断开的瞬间均伴随有一连串的抖动，如下图。抖动时间的长短由按键的机械特性决定，一般为5ms～10ms。这是一个很重要的时间参数，在很多场合都要用到。
【训练与提高】
搭建2组按键去抖动电路，并用示波器观察输出结果。
8.
【项目任务】
测试如下电路，改变A、B状态，观察LED1和LED2的变化，并建立真值表。
图8.8测试电路(multisim)
【信息单】
基本RS触发器属于无时钟触发器，触发器状态的变换由 、 端输入信号直接控制。在实际工作中，触发器的工作状态不仅由输入决定，而且还要求触发器按一定的节拍翻转，为此需要加入一个时钟控制端CP，只有在CP端上出现时钟脉冲时，触发器的状态才能变化。带有时钟信号的触发器叫时钟触发器，又称同步触发器。
异步时序逻辑电路的分析与设计
异步时序逻辑电路的分析与设计异步时序逻辑电路是指电路中的各个逻辑门的输出不仅仅取决于当前的输入，还取决于先前的输入和输出状态。
与同步时序逻辑电路相比，异步时序逻辑电路具有更高的灵活性和可扩展性。
在本文中，将详细介绍异步时序逻辑电路的分析与设计方法。
首先，异步时序逻辑电路的分析是指通过对电路中各个逻辑门的输入和输出状态进行推导和分析，以获取电路所实现的具体功能和工作原理。
异步时序逻辑电路通常采用状态图或状态转换表来描述其运行过程。
状态图是一个有向图，其中每个节点表示一个状态，而边表示状态之间的转换。
状态转换表则是一种矩阵形式的表示方法，其中行表示当前状态，列表示输入，表格中的元素表示输出和下一个状态的关系。
在进行异步时序逻辑电路的设计之前，通常需要明确电路所要实现的功能和要求。
在设计过程中，需要通过一系列的步骤来完成。
第一步是确定输入和输出信号的数量和类型。
输入信号是电路用来接收外部输入的信号，而输出信号是电路的输出结果。
在这一步骤中，需要明确输入和输出信号所能取的值范围以及其对应的功能。
第二步是确定状态的数量和类型。
在异步时序逻辑电路中，状态是指电路在不同时间点的输出和输入的组合。
状态的数量和类型决定了电路的复杂程度和所能实现的功能。
第三步是绘制状态图或状态转换表。
通过绘制状态图或状态转换表，可以清晰地描述电路的工作原理和功能。
其中，状态图可以直观地表示状态之间的转换关系，而状态转换表则更加直观地表示输入输出和状态的关系。
第四步是推导逻辑表达式。
通过推导逻辑表达式，可以将电路的功能转化为逻辑门的连接方式。
在这一步骤中，可以通过布尔代数和卡诺图等方法来简化逻辑表达式，以减少电路的复杂性和成本。
第五步是选取逻辑门类型。
逻辑门是构成异步时序逻辑电路的基本元件，它决定了电路的工作速度和功耗。
在选择逻辑门类型时，需要考虑到电路的功能和性能要求，以及逻辑门的延迟时间和功耗等特性。
第六步是进行逻辑门的连接和布线。
时序实验报告总结
时序实验报告总结时序实验报告总结时序实验是计算机科学中的一项重要实验，旨在通过设计和实现时序电路，来加深对数字电路和时序逻辑的理解。
本文将对我在时序实验中的学习和总结进行分享。
实验一：时序电路设计在时序电路设计实验中，我通过学习时序逻辑的基本概念和设计原理，成功完成了一个简单的时序电路设计。
通过该实验，我深入理解了时钟信号、触发器和状态机的概念，并学会了使用Verilog语言进行时序电路的建模和仿真。
实验二：时序电路优化时序电路优化实验是进一步提高时序电路设计能力的关键一步。
在该实验中，我通过对已有电路的分析和优化，实现了电路的性能提升。
通过优化电路的关键路径，我成功降低了电路的延迟，并提高了电路的工作速度。
实验三：时序电路测试时序电路测试是保证电路正确性的重要环节。
在该实验中，我学会了使用测试向量和模拟器对时序电路进行测试。
通过设计全面的测试用例和检查电路的输出波形，我成功发现和解决了电路中的一些问题，并提高了电路的稳定性和可靠性。
实验四：时序电路综合时序电路综合是将逻辑电路转化为物理电路的过程。
在该实验中，我学会了使用综合工具将Verilog代码转化为门级电路，并通过对综合结果的分析和优化，提高了电路的面积效率和功耗性能。
实验五：时序电路布局与布线时序电路布局与布线是将逻辑电路映射到芯片上的过程。
在该实验中，我学会了使用布局与布线工具对电路进行布局和布线，并通过对布局和布线结果的分析和优化，提高了电路的可靠性和稳定性。
实验六：时序电路验证时序电路验证是验证电路设计的正确性和可靠性的重要环节。
在该实验中，我学会了使用仿真和验证工具对电路进行验证，并通过对验证结果的分析和优化，提高了电路的正确性和稳定性。
通过以上实验，我深入了解了时序电路的设计、优化、测试、综合、布局与布线以及验证等方面的知识和技能。
通过实践和总结，我不仅提高了对时序电路的理解和掌握，还培养了问题解决和创新能力。
时序实验的学习过程中，我还遇到了一些挑战和困惑。
时序逻辑电路的设计与实现
时序逻辑电路的设计与实现时序逻辑电路是数字电路中的一种重要类型，它可以根据输入信号的变化和先后顺序，产生相应的输出信号。
本文将介绍时序逻辑电路的设计与实现，并探讨其中的关键步骤和技术。
一、概述时序逻辑电路是根据时钟信号的变化产生输出信号的电路，它可以存储信息并根据特定的时序条件进行信号转换。
常见的时序逻辑电路包括触发器、计数器、移位寄存器等。
二、时序逻辑电路的设计步骤1. 确定需求：首先需要明确所要设计的时序逻辑电路的功能和性能需求，例如输入信号的种类和范围、输出信号的逻辑关系等。
2. 逻辑设计：根据需求，进行逻辑设计，确定逻辑门电路的组合方式、逻辑关系等。
可以使用真值表、状态转换图、状态表等方法进行设计。
3. 时序设计：根据逻辑设计的结果，设计时序电路，确定触发器的类型和触发方式，确定时钟信号的频率和相位，以及信号的启动和停止条件等。
4. 电路设计：将逻辑电路和时序电路整合，并进行布线设计。
通过选择合适的器件和元器件，设计稳定可靠的电路。
5. 功能验证：对设计的时序逻辑电路进行仿真验证，确保电路的功能和性能符合设计要求。
三、时序逻辑电路的实现技术1. 触发器：触发器是时序逻辑电路的基本组成部分，常见的触发器有RS触发器、D触发器、T触发器等。
通过组合和串联不同类型的触发器，可以实现不同的功能。
2. 计数器：计数器是一种特殊的时序逻辑电路，用于计数和记录输入脉冲信号的次数。
常见的计数器有二进制计数器、十进制计数器等。
3. 移位寄存器：移位寄存器是一种能够将数据向左或向右移位的时序逻辑电路。
它可以在输入端输入一个位串，随着时钟信号的变化，将位串逐位地向左或向右移位，并将移出的位存储起来。
四、时序逻辑电路的应用领域时序逻辑电路广泛应用于数字系统中，例如计算机中的控制单元、存储器等。
它们在数据处理、信息传输、控制信号处理等方面发挥着重要作用。
总结：时序逻辑电路的设计与实现是一项复杂而重要的任务。
在设计过程中，需明确需求、进行逻辑设计和时序设计，并通过合适的触发器、计数器和移位寄存器等元件来实现功能。
时序逻辑电路的分析和设计
莫尔型同步时序 电路。 2. 写出各触发器 的驱动方程。
n J 0 K 0 Q2
1J ＞C ＞C1
1 1K
1J
Q1 &
≥1 1J
FF2
Q2
1J ＞C ＞C1
1 1K
1J ＞C1 ＞C
1 1K Q2
输 入 信 号
1K
1K
Y0 A1 74139Y1 A0 Y2 Y3
n n n n n Q0 1 Q2 Q0 Q2 Q0
n n Q1n1 Q0 Q1n Q0 Q1n
n n n n n n Q2 1 (Q1nQ0 Q2 )Q n Q1nQ0 Q2 Q2 2
n n n n n Q2 1 Q1nQ0 Q n Q1nQ0 Q2 Q2 2
Q
n
=1
1
Y=Q2Q1
n 1 1J 1J
n Q2 1
n 1 Q 1K Q2 1 X1K Q1n Q Q2 1X Q1 Q n 2 3.求出电路状态方程。 & n
1 2
＞C ＞C1
＞C ＞C1
输 出 信 号 n
Qn1 JQ n KQn ＞C
1J
Q2
n 1
n n X Q1 Q2
Q Q
1
1 0
n +1 1
3
第六章
1、组合电路：
概
述
时序逻辑电路是数字逻辑电路的重要组成部分。 逻辑电路可分为 两大类：
由若干逻辑门组成，电路不具记忆能力。 电路的输出仅仅与当时的输入有关。
2、时序电路：
延迟元件或触发器
存储电路，因而具有记忆能力。 电路的输出不仅与当时的输入有关，而且 还与电路原来的状态有关。
第四章 时序逻辑电路的分析与设计
同步触发器中最简单的一种，而基本 RS 触发器称异步触发器。
(一)同步 RS 触发器 (一)同步 RS 触发器
1. 电路结构与工作原理 Q 基本 RS 触发器 Q 工作原理
★ CP = 0 时，G3、G4
G1 S Q3 1 G3
G2 Q4 R 1
G4
被封锁，输入信号 R、S 不起作用。基本 RS 触发 器的输入均为 1，触发器 状态保持不变。
G2
功能说明 触发器置 0 触发器置 1
2. 工作原理及逻辑功能
Q G1 门输出 Q
Q SD Q 1 Q Q
G2 门输出 Q RD Q 1 Q Q
G2
&
G1
&
1 S D 输 RD 0 0 1 1 入 SD 0 1 0 1 输 出 Q Q 0 1 1 0 不 变
RD 1 功能说明 触发器置 0 触发器置 1 触发器保持原状态不变
特性表
3. 逻辑功能的特性表描述
触发器次态与输入信号和电路原有状态之 间关系的真值表。
次态 现态 指触发器在输入信号变化后的状态，用 Qn+1 表示。
指触发器在输入信号变化前的状态，用 Qn 表示。
与非门组成的基本 RS 触发器特性表 RD 0 0 0 0 1 1 1 1 SD 0 0 1 1 0 0 1 1 基本 RS 触发器特 Qn Qn+1 说 明 性表的简化表示 0 × 触发器状态不定 RD SD Qn+1 1 × 0 0 不定 0 0 触发器置 0 0 1 0 1 0 1 0 1 0 1 触发器置 1 1 1 Qn 1 1 0 0 触发器保持原状态不变 1 1 置 0 端 RD 和置 1 端 SD 低电平有效。 禁用 RD = SD = 0。 称约束条件
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例6.6
1
用JK触发器设计一个十进制加法计数器。
确定所需触发器个数
因为十进制计数器所需纪录的状态有1~9共十个不 同的状态，又因为23<10<24，所以需要四级触发器。
2
由题意列状态图
3
列状态表
进位 标志
约束项
4
求状态方程、 求状态方程、驱动方程及输出方程
根据状态表填写次态和输出函数卡诺图，从而求得次 态和输出方程组，然后将各状态方程与所选用的触发器的 特征方程对比，便可求出驱动方程。
n +1 Q0n++11 = 0 10 = 1 =1 1 1 =0 00 1 0 1 0 0 n +1 Q1n++11 = 0 1+ 1 0 = 0 = 1 1 +0 0 = 1 0 0 +1 1 = 1 0 0 1 1 n +1 Q2n++11 = 0 10 = 1 =1 1 1 =0 00 1 0 1 0 2
输出方程：
Z=
n n Q4 Q1
状 态 方 程
本题要求选用JK触发器，为了使状态方程与触发器的特 征方程便于对比，一定要将状态方程写成的形式。因此， 必须将次态卡诺图按现态Qi=1和Qi=0分成两个区域，然 后分别在各自区域内画圈简化，这样就可方便地求得和 Qi的系数Ji和。
状 态 方 程
n Q4 +1 = n Q3 +1 ___ ___ n n n Q1n Q2 Q3 Q4 + Q1n n Q1n Q2 ___ ___ n Q3 + Q1n n Q3 n Q4 ___ n + Q2 n Q3 n Q3
6.2 同步时序电路的分析
同步时序电路的分析步骤： 同步时序电路的分析步骤： 列方程式： 列方程式：各触发器的驱动方程和输出方程 求状态方程 状态图、 状态图、状态表或时序图 分析结果， 分析结果，判断电路逻辑功能
将驱动方程代 入相应触发器 的特征方程式 中，求出各个 触发器的状态 方程
例6.1
n n
,Q ) ,Q )
n n n
n
n +1
= H (P ,Q )
激励方程
状态方程
3、时序电路的分类 （1） 根据时钟分类 同步时序逻辑电路：所有触发器的时钟端均连在一起由 同一个时钟脉冲触发，使之状态的变化都与输入时钟脉 冲同步 。 异步时序逻辑电路：只有部分触发器的时钟端与输入时 钟脉冲相连而被触发，而其它触发器则靠时序电路内部 产生的脉冲触发，故其状态变化不同步。 （2）根据输出分类 米里Mealy型时序电路：某时刻的输出决定于该时刻的外 部输入X和内部状态Q。 摩尔Moore型时序电路：某时刻的输出仅仅决定于存储电 路的状态。
3
列状态表
Q1n +1 = Q0n ⊕ Q1n n +1 Q0 = Q0n n n Z = Q1 Q0 0 0 0 1 n+ Q1n +11 = 0 ⊕ 1 = 0 1 0 1 1 = 1 ⊕0 = 1 =0 =1 n +11 1 Q0n + = 0 = 1 = 1 =0 0 1 0 1 Z = 1 1 = 1 0 0=0 1
0 1 1 0 0 1 1
1 0 1 0 1 0 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
1 1 1 1 0 0 0 0
0 0 0 0 1 1 0 0
4
画状态图、 画状态 时序电路对应图形 (a)状态图；(b)时序图 状态图； 时序图 状态图
n Q3n +1 = Q1n Q2 Q3n (CP ↓)
n n Q2 +1 = Q2 (Q1 ↓) Q1n +1 = Q3n Q1n (CP ↓)
3
计算、 计算、列状态表
n Q3n+1 = Q1nQ2 Q3n (CP ↓)
n n Q2 +1 = Q2 (Q1 ↓) Q1n+1 = Q3n Q1n (CP ↓)
3
n Q3n +1 = D3 = Q2 n +1 n Q2 = D2 = Q1 n +1 Q1 = D1 = Q3n
计算、 计算、列状态表
现 态 次 态
Q 2n Q1n Q 0n
0 0 0 1 1 1 0 1 0 0 1 1 1 0 1 0 0 1 1 1 0 0 0 1
Q 2n + 1 Q1n + 1 Q 0n + 1
1
列方程式
J = Qn Qn 1 0 2 驱动方程： n J1 = Q2 n n J 0 = Q0 Q0 K2 = 1 K1 = Q 0 K0 = 1
n
2
求状态方程
JK触发器的特性方程：
Q n +1 = JQ n + K Q n
将各触发器的驱动方程代入，即得电路的状态方程：
n Q0n +1 = J 0 Q0n + K 0 Q0n = Q2 Q1n Q0n (CP ↓)
n Q2
Q1n +1
=
J2 =
n n
___ n Q1n Q4 ；K 2
= Q1n
Q
n +1
= JQ + KQ
J1 = K1 = 1
5
电路图
6
检查电路能否自启动
根据前面求得的状态方程和输出方 程，将无效状态将1010~1111六个 状态逐个代入，求得次态。
求得完整状态转换图
可见电路能够自启动。
例6.8
4
画状态图、 画状态图、时序图
例题6.2时序电路对应图形 例题 时序电路对应图形 (a)状态图；(b)时序图 状态图； 时序图 状态图
5
电路功能
1）从状态表可知：计数器输出Q2Q1Q0 共有八种状态 000～111。 2）从状态图可知：随着CP脉冲的递减，触发器输出 Q2Q1Q0 会进入一个循环过程，此循环过程包括了五 个输出状态称为有效状态，另外三个输出状态不在循 环中称为为无效状态。而且，不论电路从哪一个状态 开始工作，在CP脉冲作用下，触发器输出的状态都 会进入有效循环圈内，这种情况可叫做电路能够自启 动；反之，则此电路不能自启动。 综上所述，此电路是具有自启动功能的同步五进 制减法计数器。
4
画状态图、 画状态图、时序图
状态图
时序图
5
电路功能
由此可看出该电路是异步五进制加法 计数器，且具有自启动能力。
6. 3 同步时序电路的设计方法
同步时序电路的设计步骤： 同步时序电路的设计步骤：
时序电路的设计是分析的逆过程，是根据逻辑设计命 题的要求，选择适当的器件，设计出合理的逻辑电路。同 步时序逻辑电路的一般设计过程可按照 状态图→状态表→状态方程、输出方程和驱动方程→ 逻辑电路图（同时检查自启动） 的步骤进行。
5
电路功能
有效循环的6个状态，在时钟脉冲CP的作用下，这6 个状态是按递增规律变化的，即： 000→001→011→111→110→100→000→… 所以这是一个六进制同步加法计数器。 两个无效输出的状态不会在CP脉冲作用下进入 有效循环圈内，所以此电路不能自启动。
6.3 异步时序电路的分析
异步时序电路的分析步骤： 异步时序电路的分析步骤：
2、时序电路逻辑输入输出关系 在时序逻辑电路的结构框图中，X代表外部输入信号； Q代 表存储电路的状态输出，也是组合逻辑电路的内部输入；Z 代表外部输出信号；P代表存储电路的激励信号，也是组合 逻辑电路的内部输出。这些信号之间的逻辑关系可以用三个 向量函数表示。 输出方程
Z P Q
n n
= F (X = G(X
第6章 时序电路的分析与设计
学习要点： 学习要点： 时序逻辑电路的组成与特点 同步时序电路的分析方法 异步时序电路的分析方法 同步时序电路的设计方法
第6章 时序电路的分析与设计
6.1 时序逻辑电路概述 6.2 同步时序电路的分析 6.3 异步时序电路的分析 6.4 同步时序电路的设计方法 退出
6. 1 时序逻辑电路概述
用D触发器设计一个可逆四进制计数器 ，即电路有一 个输入控制端X，当X=0时，为加法计数器；当X=1时， 为减法计数器。 1
确定所需触发器个数
由2n≥4知道，应选n=2，即采用两级D触发器实现， 该时序电路有两个状态变量，设状态变量为Q1、 Q0，Z为进/借位输出标志的输出端。
2
由题意 列状态 图
3
0 0 1 1 1 0 1 0 0 1 1 1 0 0 0 1 1 1 1 0 0 0 1 0
n Q3n +1 = Q2 = 1 0 n +1 Q2 = Q1n = 1 0 n +1 Q1 = Q3n = 1 = 0 0 =1
4
画状态图、 画状态图、时序图
例题6.3时序电路对应图形 例题 时序电路对应图形 (a)状态图；(b)时序图 状态图； 时序图 状态图
n Q1n +1 = J1 Q1n + K1Q1n = Q2 Q1n + Q1nQ0n (CP ↓) n n n n n n Q2 +1 = J 2 Q2 + K 2 Q2 = Q2 Q1n Q2 = Q2 Q1n Q0n (CP ↓)
3
n Q0n +1 = Q2 Q1n Q0n
列状态表
n Q1n +1 = Q2 Q1n + Q1nQ0n n n Q2 +1 = Q2 Q1n Q0n
5
电路功能
有效循环的4个状态分别是0～3这4个十进制数字的二 进制数，并且在时钟脉冲CP的作用下，这4个状态是 按递增规律变化的，即： 00→01→10→11… 所以这是一个四进制同步加法计数器。当对第4个脉 冲计数时，计数器又重新从00开始计数，并产生输出 Z＝1,作为进位输出信号 。