同步时序电路设计举例共48页文档
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典型同步时序电路
. 进位或借位输出Z=1,否则Z=0 .
0/0
00
01
1/0
1/1 1/0
0/1
0/0
10
X Q2n Q1n Q2n+1 Q1n+1 Z
.
00 0 0 1 0 00 1 1 0 0 01 0 0 0 1 01 1 d d d 10 0 1 0 1 10 1 0 0 0 11 0 0 1 0 11 1 d d d
0/0
1/0
00
01
1/1
1/0
0/0
11 1/0 10
0/0
2、做状态表
.
X Q2n Q1n Q2n+1 Q1n+1 Z
00 0 00 1 01 0 01 1 10 0 10 1 11 0 11 1
0 00 0 10 1 00 1 10 1 11 0 00 0 10 1 00
3、化简
. Q2n+1 Q2n Q1n
00
可见电路可以自启动,但有一次错误输出.这可以 通过修改输出方程来解决.
.
即在圈输出方程的卡诺图时不把“ d ”作为“ 1” 来圈.这样:
Z=XQ2nQ1n+XQ2nQ1n
可见经修改后的输出方程已无错误输出.另外还
可以在电路中增加开机复位电路避免进入“ 11” 状态.
.
X . =1 J Q1 =1 J Q2
Q1n+1 Q2n+1 Q3n+1 100 000 101 001 110 010 111 011
.
.
000 100
110
001
011
111
101
010
. 特点 : 任意两个相邻码组之间只有一位发生 改变.故译码时不会产生译码尖峰.
0/0
00
01
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1/1 1/0
0/1
0/0
10
X Q2n Q1n Q2n+1 Q1n+1 Z
.
00 0 0 1 0 00 1 1 0 0 01 0 0 0 1 01 1 d d d 10 0 1 0 1 10 1 0 0 0 11 0 0 1 0 11 1 d d d
0/0
1/0
00
01
1/1
1/0
0/0
11 1/0 10
0/0
2、做状态表
.
X Q2n Q1n Q2n+1 Q1n+1 Z
00 0 00 1 01 0 01 1 10 0 10 1 11 0 11 1
0 00 0 10 1 00 1 10 1 11 0 00 0 10 1 00
3、化简
. Q2n+1 Q2n Q1n
00
可见电路可以自启动,但有一次错误输出.这可以 通过修改输出方程来解决.
.
即在圈输出方程的卡诺图时不把“ d ”作为“ 1” 来圈.这样:
Z=XQ2nQ1n+XQ2nQ1n
可见经修改后的输出方程已无错误输出.另外还
可以在电路中增加开机复位电路避免进入“ 11” 状态.
.
X . =1 J Q1 =1 J Q2
Q1n+1 Q2n+1 Q3n+1 100 000 101 001 110 010 111 011
.
.
000 100
110
001
011
111
101
010
. 特点 : 任意两个相邻码组之间只有一位发生 改变.故译码时不会产生译码尖峰.
数字逻辑第4章 同步时序逻辑电路
第4章 同步时序逻辑电路
4.1 时序逻辑电路的结构模型与分类 4.2 触发器 4.3 同步时序逻辑电路的分析 4.3.1 同步时序逻辑电路的分析方法 4.3.2 同步时序逻辑电路的分析举例1、2 4.3.2 同步时序逻辑电路的分析举例3、4 4.4 同步时序逻辑电路的设计 4.4.1 建立原始状态图和状态表 不完全确定原始状态图的建立 4.4.2 状态化简 不完全确定状态表的化简 4.4.3 状态编码 4.4.4 确定激励函数和输出函数 4.4.5 同步时序逻辑电路的设计举例
第4章 同步时序逻辑电路 4.1 时序逻辑电路的结构模型与分类
若有向线段起始点和终止点是同一个状态，说明在外部输 入条件下，次态与现态相同。
第4章 同步时序逻辑电路 4.1 时序逻辑电路的结构模型与分类
4.时间图 时间图也称为时序逻 辑电路的波形图 波形图使用电路的波 形描述同步时序逻辑电路 的外部输入x、现态yi、输 出Z和次态y（n+1）之间的对 应取值关系。 上面介绍的描述同步 时序电路逻辑功能的方法 可以互相转换。在介绍同 步时序逻辑电路的分析和 设计方法时，将具体讲述 以上描述方法的应用。
第4章 同步时序逻辑电路 4.2.触发器
4.2.2 D触发器 时钟控制R-S触发器在时 钟信号作用期间，当R和S的 输入端同时为“1”时，触发 器会出现状态不确定现象。为 了解决这个问题，对时钟控制 R-S触发器的控制电路作相应 修改。如果使R和S输入端成 为互补状态，这样就构成了单 输入端的触发器，称为D触发 器。D触发器的逻辑电路图和 逻辑符号如图4-11所示。
4.1.2时序逻辑电路的分类 时序逻辑电路分为： 1、同步时序逻辑电路； 2、异步时序逻辑电路； 最重要的不同特点： 1、在同步时序逻辑电路中，存储电路中所有触发器的时 钟输入端都接于同一个时钟脉冲。因而，所有触发器的翻转 都与时钟脉冲信号同步。 2、在异步时序逻辑电路中，没有统一的时钟脉冲。因此 在异步时序逻辑电路中，触发器的时钟输入端如果有时钟， 触发器就翻转。如果触发器的时钟输入端如果没有时钟，触 发器就不翻转。
4.1 时序逻辑电路的结构模型与分类 4.2 触发器 4.3 同步时序逻辑电路的分析 4.3.1 同步时序逻辑电路的分析方法 4.3.2 同步时序逻辑电路的分析举例1、2 4.3.2 同步时序逻辑电路的分析举例3、4 4.4 同步时序逻辑电路的设计 4.4.1 建立原始状态图和状态表 不完全确定原始状态图的建立 4.4.2 状态化简 不完全确定状态表的化简 4.4.3 状态编码 4.4.4 确定激励函数和输出函数 4.4.5 同步时序逻辑电路的设计举例
第4章 同步时序逻辑电路 4.1 时序逻辑电路的结构模型与分类
若有向线段起始点和终止点是同一个状态，说明在外部输 入条件下，次态与现态相同。
第4章 同步时序逻辑电路 4.1 时序逻辑电路的结构模型与分类
4.时间图 时间图也称为时序逻 辑电路的波形图 波形图使用电路的波 形描述同步时序逻辑电路 的外部输入x、现态yi、输 出Z和次态y（n+1）之间的对 应取值关系。 上面介绍的描述同步 时序电路逻辑功能的方法 可以互相转换。在介绍同 步时序逻辑电路的分析和 设计方法时，将具体讲述 以上描述方法的应用。
第4章 同步时序逻辑电路 4.2.触发器
4.2.2 D触发器 时钟控制R-S触发器在时 钟信号作用期间，当R和S的 输入端同时为“1”时，触发 器会出现状态不确定现象。为 了解决这个问题，对时钟控制 R-S触发器的控制电路作相应 修改。如果使R和S输入端成 为互补状态，这样就构成了单 输入端的触发器，称为D触发 器。D触发器的逻辑电路图和 逻辑符号如图4-11所示。
4.1.2时序逻辑电路的分类 时序逻辑电路分为： 1、同步时序逻辑电路； 2、异步时序逻辑电路； 最重要的不同特点： 1、在同步时序逻辑电路中，存储电路中所有触发器的时 钟输入端都接于同一个时钟脉冲。因而，所有触发器的翻转 都与时钟脉冲信号同步。 2、在异步时序逻辑电路中，没有统一的时钟脉冲。因此 在异步时序逻辑电路中，触发器的时钟输入端如果有时钟， 触发器就翻转。如果触发器的时钟输入端如果没有时钟，触 发器就不翻转。
同步时序电路设计举例
Q1n Q2n Q3n Q4n Q1n+1 Q2n+1 Q3n+1 Q4n+1
.
0 0 0 0 0 0 0 0 1 1 1
0 0 0 0 1 1 1 1 0 0 0
0 0 1 1 0 0 1 1 0 0 1
0 1 0 1 0 1 0 1 0 1 0
0 1 0 1 0 1 0 1 0 1 0
0 0 0 0 0 0 0 0 1 1 1
1、做状态图
.
0/0 1/0 00 1/1 11 0/0 01 1/0 10
0/0
1/0
0/0
2、做状态表
.
X 0 0 0 0 1 1 1 1
Q2n Q1n 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1
Q2n+1 Q1n+1 Z 0 0 1 1 1 0 0 1 0 1 0 1 1 0 1 0 0 0 0 0 1 0 0 0
. 0001 1000 0011 1001
.
0010
0100
0110
1100
0111
1011
0101
1010
1110
1101
0000
1111
由于上述电路不能自启动, 由于上述电路不能自启动,故必须通过修改激励 方程来实现自启动. 方程来实现自启动.
.
Q1n Q2n Q3n Q4n D1 0 0 0 0 0 0 0 0 0 0 1 1 0 1 0 1 1 1 0 0
典型同步时序电路 设计举例
一、 计数器
工作原理:计加到计数器上的CP脉冲的上升 工作原理:计加到计数器上的CP脉冲的上升 边沿( 边沿( )或下降边沿( )或下降边沿( )的个数 )的个数
5.2 同步时序电路设计
设计的必须步骤 状态分配即状态编码 简化后的每一个状态分配一个二进制代码 状态数m和编码位数k 状态数m和编码位数k：2k≥ m 采用相邻状态分配法
9
5.2.4
状态分配
上例中
状态化简
现态 S0 S1 S2 次态／ 次态／输出 X=0 S0 / 0 S2 / 0 S0 /0 X=1 S1 /0 S1 /0 S0 /1
解： 画出原始状态转换图。 (1) 画出原始状态转换图。 ( 输入序列不允许重迭 ) 数据
X
1
2 3
4 5
6
7
8
检测
Z
CP 1 0 1 1 0 1
CP > 器
X
画原始状态图
0 1
01
× ×
0 0
10
0 1 0 0 0 0
n 2
0 0 0 1 1 0
Q 2n+1 Q nQ n 2 1 00 X 0 1
11
0 0
1 0
× ×
0 0
Q
现 态 Q2 0 0 1 0 0 1
n
次态
n
输 出 Z 0 0 0 0 0 1
12
次态／输出 次态／ 现态 X=0 00 01 10 00 / 0 10/ 0 00 /0 X=1 01 /0 01/0 00/1
Q1 0 1 0 0 1 0
(3) 状态编码
0/0 0/0
S0=00
1/1 1/1 S1=01 0/0
S0 00 1/0 1/0
0/0 0/0
S2 S2=10 10
S101
1/0 1/0
9
5.2.4
状态分配
上例中
状态化简
现态 S0 S1 S2 次态／ 次态／输出 X=0 S0 / 0 S2 / 0 S0 /0 X=1 S1 /0 S1 /0 S0 /1
解： 画出原始状态转换图。 (1) 画出原始状态转换图。 ( 输入序列不允许重迭 ) 数据
X
1
2 3
4 5
6
7
8
检测
Z
CP 1 0 1 1 0 1
CP > 器
X
画原始状态图
0 1
01
× ×
0 0
10
0 1 0 0 0 0
n 2
0 0 0 1 1 0
Q 2n+1 Q nQ n 2 1 00 X 0 1
11
0 0
1 0
× ×
0 0
Q
现 态 Q2 0 0 1 0 0 1
n
次态
n
输 出 Z 0 0 0 0 0 1
12
次态／输出 次态／ 现态 X=0 00 01 10 00 / 0 10/ 0 00 /0 X=1 01 /0 01/0 00/1
Q1 0 1 0 0 1 0
(3) 状态编码
0/0 0/0
S0=00
1/1 1/1 S1=01 0/0
S0 00 1/0 1/0
0/0 0/0
S2 S2=10 10
S101
1/0 1/0
同步时序逻辑电路设计
6.3 同步时序逻辑电路设计同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑 问题的要求，设计出能实现给定逻辑功能的电路。
同步时序电路分析/设计的部分步骤比较: 分析步骤(部分) 设计步骤(部分)逻辑电路图 激励方程 状态方程 输出方程逻辑电路图 激励方程状态方程(或激励表)输出方程状态(真值)表 状态图/时序图状态真值表 时序图/状态图1同步时序电路设计的一般步骤给定逻辑功能 原始状态图/表(符号化) 状态化简 状态编码→ 状态(真值)表 选触发器类型修改激励和输出方程 N能自启动?Y逻辑电路图2原始状态图/表的建立根据给定的逻辑功能建立原始状态图和原始状态表①根据电路的输入条件和相应的输出要求,分别确定输入变量 和输出变量的含义和数目。
②找出所有可能的状态(以符号表示)，根据电路的工作过程 和规律确定状态之间的转换关系。
③根据原始状态图建立原始状态表。
建立原始状态图没有统一的方法，但一般可以如下考虑： - 设立初始状态,然后从初始状态出发考虑在各种输入信号作用下的状态转移和输出响应。
- 根据问题中要求记忆和区分的信息去考虑设立每一个状态。
一般说来，若在某个状态下输入信号后不能用已有状态表示 时，应增加一个新的状态。
3状态化简合并等价状态，消去多余状态的过程称为状态化简. 等价状态：在相同的输入下有相同的输出，并且它们的 次态相同或次态等价。
例： 原始状态表 最后简化的状态表现态 （Sn） a b c d e f g 次态/输出（S n+1/Y） A=0 A=1 a/0 b/0 c/0 d/0 a/0 d/0 e/0 f/1 a/0 f/1 g/0 f/1 a/0 f/1 e与g 等价 d与 f 等价 删掉 g与f 现态 (Sn) a b c d e 次态/输出（S n+1/Y） A=0 a/0 c/0 a/0 e/0 a/0 A=1 b/0 d/0 d/0 d/1 d/1（状态化简有时需要经过反复多次检查）4状态编码状态编码(或状态分配) :将每个状态用一个n位二进制代码表示。
数字电路基础-ch06-3同步时序逻辑电路的设计
在仿真中人为引入故障，检查电路的容错能 力和故障恢复能力。
05
同步时序逻辑电路的优化设计
减少元件数量
优化逻辑门
通过减少不必要的逻辑门，降低元件数量。
优化触发器
选择合适的触发器类型，如JK触发器比D触发器具 有更少的元件数量。
优化存储元件
采用适当的存储元件，如寄存器和锁存器，以减 少元件数量。
提高电路速度
动态功耗管理
通过动态调整电路的工 作模式和频率，降低功 耗。
06
同步时序逻辑电路设计实例
序列检测器设计
序列检测器概述
序列检测器是一种同步时序逻辑电路，用于检测输入信号的特定 序列。
设计步骤
确定检测序列、设计状态转移图、选择触发器类型、设计电路。
实例
一个4位序列检测器，用于检测输入信号的1010序列。
02
Multisim
专为电子电路设计而开发的仿真 软件，适用于模拟电路和数字电 路的仿真。
03
MATLAB/Simulin k
不仅用于仿真，还常用于系统设 计和算法开发，支持多种数字电 路设计方法。
仿真流程
01
设计输入
使用硬件描述语言（如VHDL或 Verilog）编写电路逻辑。
仿真测试
使用测试向量或测试平台对电路进 行仿真测试。
寄存器设计
寄存器概述
寄存器是一种同步时序逻辑电路，用于存储二进制数据。
设计步骤
确定寄存器位数、选择触发器类型、设计电路。
实例
一个4位寄存器，用于存储输入信号的4位二进制数据。
计数器设计
计数器概述
计数器是一种同步时序逻辑电路，用于对输入信号进行计数。
设计步骤
确定计数范围、选择触发器类型、设计电路。
05
同步时序逻辑电路的优化设计
减少元件数量
优化逻辑门
通过减少不必要的逻辑门，降低元件数量。
优化触发器
选择合适的触发器类型，如JK触发器比D触发器具 有更少的元件数量。
优化存储元件
采用适当的存储元件，如寄存器和锁存器，以减 少元件数量。
提高电路速度
动态功耗管理
通过动态调整电路的工 作模式和频率，降低功 耗。
06
同步时序逻辑电路设计实例
序列检测器设计
序列检测器概述
序列检测器是一种同步时序逻辑电路，用于检测输入信号的特定 序列。
设计步骤
确定检测序列、设计状态转移图、选择触发器类型、设计电路。
实例
一个4位序列检测器，用于检测输入信号的1010序列。
02
Multisim
专为电子电路设计而开发的仿真 软件，适用于模拟电路和数字电 路的仿真。
03
MATLAB/Simulin k
不仅用于仿真，还常用于系统设 计和算法开发，支持多种数字电 路设计方法。
仿真流程
01
设计输入
使用硬件描述语言（如VHDL或 Verilog）编写电路逻辑。
仿真测试
使用测试向量或测试平台对电路进 行仿真测试。
寄存器设计
寄存器概述
寄存器是一种同步时序逻辑电路，用于存储二进制数据。
设计步骤
确定寄存器位数、选择触发器类型、设计电路。
实例
一个4位寄存器，用于存储输入信号的4位二进制数据。
计数器设计
计数器概述
计数器是一种同步时序逻辑电路，用于对输入信号进行计数。
设计步骤
确定计数范围、选择触发器类型、设计电路。
NO52同步时序电路
16 15 14 13 12 11 10 9
QA QB QC QD CP S1
CLR 74LS194 S0
RABCDL
第五章 同步时序电路
R—右移串行输入 L—左移串行输入 A、B、C、D—
并行输入
12 3 4567 8
CLR R A B C D L GND
CLR CK S1 S0
0
功
能
直接清零
1 2 3 4 5 6 7 8 9 10
输出 1Q 1D 2D 2Q 3Q 3D 4D 4Q GND
控制
八D寄存器 ：三态输出
低电平 有效
共输出控制 共时钟
第5页
数字电路与数字逻辑
2.寄存器堆
第五章 同步时序电路
第6页
数字电路与数字逻辑
第五章 同步时序电路
第7页
数字电路与数字逻辑
根据移位数据的输 FF 入－输出方式，又 可将它分为四种：
Q3
F3 1D C1 Rd
Q2
F2 1D C1 Rd
Q1
F1 1D C1 Rd
置0
D1
D2
D3
D4
Rd是异步清零控制端。 输入
D1～D4是并行数据输入端，CK为时钟脉冲端。
Q1～Q4是并行数据输出端。
CK
第3页
数字电路与数字逻辑
输出
Q4
F4 Sd 1D C1Rd
Q3
F3 Sd 1D C1Rd
Q2
F2 Sd 1D C1 Rd
（3）按计数器中触发器翻转是否与计数脉冲同 步分为同步计数器和异步计数器。
第26页
数字电路与数字逻辑
第五章 同步时序电路
1.二进制同步计数器 （1）二进制同步加法计数器
QA QB QC QD CP S1
CLR 74LS194 S0
RABCDL
第五章 同步时序电路
R—右移串行输入 L—左移串行输入 A、B、C、D—
并行输入
12 3 4567 8
CLR R A B C D L GND
CLR CK S1 S0
0
功
能
直接清零
1 2 3 4 5 6 7 8 9 10
输出 1Q 1D 2D 2Q 3Q 3D 4D 4Q GND
控制
八D寄存器 ：三态输出
低电平 有效
共输出控制 共时钟
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数字电路与数字逻辑
2.寄存器堆
第五章 同步时序电路
第6页
数字电路与数字逻辑
第五章 同步时序电路
第7页
数字电路与数字逻辑
根据移位数据的输 FF 入－输出方式，又 可将它分为四种：
Q3
F3 1D C1 Rd
Q2
F2 1D C1 Rd
Q1
F1 1D C1 Rd
置0
D1
D2
D3
D4
Rd是异步清零控制端。 输入
D1～D4是并行数据输入端，CK为时钟脉冲端。
Q1～Q4是并行数据输出端。
CK
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数字电路与数字逻辑
输出
Q4
F4 Sd 1D C1Rd
Q3
F3 Sd 1D C1Rd
Q2
F2 Sd 1D C1 Rd
（3）按计数器中触发器翻转是否与计数脉冲同 步分为同步计数器和异步计数器。
第26页
数字电路与数字逻辑
第五章 同步时序电路
1.二进制同步计数器 （1）二进制同步加法计数器
第五章 同步时序电路
Z Z′ Q1 Q Q J CP K Q Q J CP K
+
.
Q0 Q Q J CP K
.
J=Z K=Z Z′=ZQn+ZQn=Z
. . .
.
CP
+
.
.
. .
X
时序图
CP X Q0 Q1 Z Z′
§5—4 同步时序电路的设计
设计步骤： 根据设计要求建立状态转换图或原始状态图。 进行状态化简。 进行状态分配。 写出驱动方程和输出方程。 画电路图。 若是计数器，检查电路能否自启动。
S0 S5 S1 S4 S2 S3
2、状态分配(状态编码) Q2Q1Q0
000 101 001 100 010 011
加法计数器 自然态序编码
101 000 100 001 011 111 010 010 001 110 100 000
减法计数器
注意：状态分配方式不同，所设计的电路结构也不同。
状态表：
时序逻辑电路与组合逻辑电路的区别
组合逻辑电路某一时刻的输出只取决于此时刻的 输入。 时序逻辑电路某一时刻的稳定输出不仅取决于当 时的输入，还取决于过去的输入(历史状态)。 时的输入，还取决于 记忆元件(触发器)是时序逻辑电路的基本元件。
§5—1 同步时序电路的结构
输入 X1 Xi 组合逻辑电路 Y1 Yj 输出
CP X Qn+1 Z 0 1 0 1 0/1
1/1
0
1/0
1
0/1
1
分析下面电路的逻辑功能 【例2】
Q2 Q1 Q0
.
Q CP CP
.
Q CP Q D
.
Q D
Q CP
.
+
.
Q0 Q Q J CP K
.
J=Z K=Z Z′=ZQn+ZQn=Z
. . .
.
CP
+
.
.
. .
X
时序图
CP X Q0 Q1 Z Z′
§5—4 同步时序电路的设计
设计步骤： 根据设计要求建立状态转换图或原始状态图。 进行状态化简。 进行状态分配。 写出驱动方程和输出方程。 画电路图。 若是计数器，检查电路能否自启动。
S0 S5 S1 S4 S2 S3
2、状态分配(状态编码) Q2Q1Q0
000 101 001 100 010 011
加法计数器 自然态序编码
101 000 100 001 011 111 010 010 001 110 100 000
减法计数器
注意：状态分配方式不同，所设计的电路结构也不同。
状态表：
时序逻辑电路与组合逻辑电路的区别
组合逻辑电路某一时刻的输出只取决于此时刻的 输入。 时序逻辑电路某一时刻的稳定输出不仅取决于当 时的输入，还取决于过去的输入(历史状态)。 时的输入，还取决于 记忆元件(触发器)是时序逻辑电路的基本元件。
§5—1 同步时序电路的结构
输入 X1 Xi 组合逻辑电路 Y1 Yj 输出
CP X Qn+1 Z 0 1 0 1 0/1
1/1
0
1/0
1
0/1
1
分析下面电路的逻辑功能 【例2】
Q2 Q1 Q0
.
Q CP CP
.
Q CP Q D
.
Q D
Q CP
.