EDA 大作业

EDAEDA技术课程大作业设计题目：数字抢答器学生姓名：张涛学号：201002050064专业班级：电气自动会技术二班２０１２年６月１日一：设计背景和方案设计用于竞赛的四人抢答器，功能如下：(1) 有多路抢答器，台数为四；(2) 具有抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时，并报警；(3) 能显示超前抢答台号并显示犯规警报；(4) 能显示各路得分，并具有加、减分功能；2、系统复位后进入抢答状态，当有一路抢答键按下时，该路抢答信号将其余各路抢答封锁，同时铃声响，直至该路按键松开，显示牌显示该路抢答台号。

3、用VHDL语言设计符合上述功能要求的四人抢答器，并用层次设计方法设计该电路设计思路：将该任务分成三个模块进行设计，分别为：抢答器鉴别模块、抢答器计时模块、抢答器记分模块，最后是撰写顶层文件。

抢答器鉴别模块：在这个模块中主要实现抢答过程中的抢答功能，并能对超前抢答进行警告，还能记录无论是正常抢答还是朝前抢答者的台号，并且能实现当有一路抢答按键按下时，该路抢答信号将其余个绿抢答封锁的功能。

其中有四个抢答信号a、b、c、d；抢答使能信号en；抢答状态显示信号states；警报时钟信号clk2；系统复位信号rst；超前警报信号ring。

抢答器计时模块：在这个模块中主要实现抢答过程中的计时功能，在有抢答开始后进行20秒的倒计时，并且在20秒倒计时后无人抢答显示超时并报警。

其中有抢答时钟信号clk；系统复位信号rst；抢答使能信号en；抢答状态显示信号states；无人抢答警报信号warn；计时中止信号stop；计时十位个位信号tb，ta。

抢答器记分模块：在这个模块中主要是给四个抢答信号记分，并给每个抢答信号预置5分，当抢答并答对时加1分，答错减1分，没有获得抢答保持不变。

其中有抢答时钟信号clk；系统复位信号rst；抢答使能信号en；抢答状态显示信号states；记分加减信号add（add＝‘1’时为加，add＝‘0’时为减）；四个信号的得分显示信号a_out,b_out,c_out,d_out。

顶层文件：在这个模块中是对前三个模块的综合编写的顶层文件。

方案实施1：判断电路程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY OPT ISPORT(CLR:IN STD_LOGIC;--复位信号EN:IN STD_LOGIC;--抢答使能信号A,B,C,D:IN STD_LOGIC;--抢答按钮LEDA:OUT STD_LOGIC;--抢答成功指示灯LEDB:OUT STD_LOGIC;LEDC:OUT STD_LOGIC;LEDD:OUT STD_LOGIC;FALSE:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--提前抢答报警Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));--抢答成功组显示END OPT;ARCHITECTURE BEHAV OF OPT ISSIGNAL TMP:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL TAG:STD_LOGIC;--设置锁存标志位BEGINTMP<=A&B&C&D;PROCESS(CLR,EN,A,B,D,TMP) --启动进程BEGINIF CLR='1' THEN --电路清零Q<="0000";LEDA<='0';LEDB<='0';LEDC<='0';LEDD<='0';FALSE<="0000";TAG<='0';ELSIF EN='0' THEN --提前抢答时报警IF A='1'THENFALSE(3)<='1';END IF;IF B='1'THENFALSE(2)<='1';END IF;IF C='1'THENFALSE(1)<='1';END IF;IF D='1'THENFALSE(0)<='1';END IF;ELSE --抢答开始FALSE<="0000"; --报警信号清零IF TAG='0' THEN --尚未有抢答成功者出现IF TMP="1000" THEN --A抢答成功LEDA<='1'; --A抢答成功只是灯亮LEDB<='0';LEDC<='0';LEDD<='0';Q<="1000"; --显示A抢答成功TAG<='1'; --锁存此状态ELSIF TMP="0100" THENLEDA<='0';LEDB<='1';LEDC<=’0’;LEDD<='0';Q<="0100";TAG<='1';ELSIF TMP="0010" THENLEDA<='0';LEDB<='0';LEDC<='1';LEDD<='0';Q<="0010";TAG<='1';ELSIF TMP="0001" THENLEDA<='0';LEDB<='0';LEDC<='0';LEDD<='1';Q<="0001";TAG<='1';END IF;END IF;END IF;END PROCESS;END BEHAV;封装图：CLR EN A B C DLEDA LEDB LEDC LEDDFALSE[3..0]Q[3..0]OPTinstRTL 图：波形仿真图：2：计分电路： 程序代码 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNTER ISPORT(ADD:IN STD_LOGIC; --加分信号CHOS:IN STD_LOGIC_VECTOR(3 DOWNTO 0); --参赛组选择信号A2,A1,A0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); --各组计分信号B2,B1,B0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);C2,C1,C0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);D2,D1,D0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COUNTER;ARCHITECTURE BEHAV OF COUNTER ISBEGINPROCESS(ADD,CHOS)V ARIABLE POINTS_A2:STD_LOGIC_VECTOR(3 DOWNTO 0); --定义变量V ARIABLE POINTS_A1:STD_LOGIC_VECTOR(3 DOWNTO 0);V ARIABLE POINTS_B2:STD_LOGIC_VECTOR(3 DOWNTO 0);V ARIABLE POINTS_B1:STD_LOGIC_VECTOR(3 DOWNTO 0);V ARIABLE POINTS_C2:STD_LOGIC_VECTOR(3 DOWNTO 0);V ARIABLE POINTS_C1:STD_LOGIC_VECTOR(3 DOWNTO 0);V ARIABLE POINTS_D2:STD_LOGIC_VECTOR(3 DOWNTO 0);V ARIABLE POINTS_D1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF ADD'EVENT AND ADD='1'THEN --加分信号上升沿有效IF CHOS="0001"THEN --A组答对加10分IF POINTS_A1="1001"THEN --十位为9POINTS_A1:="0000"; --十位清零IF POINTS_A2="1001"THEN --百位为9POINTS_A2:="0000"; --百位清零ELSEPOINTS_A2:=POINTS_A2+'1'; --否则百位加1 END IF;ELSEPOINTS_A1:=POINTS_A1+'1'; --否则十位加1 END IF;ELSIF CHOS="0010"THENIF POINTS_B1="1001"THENPOINTS_B1:="0000";IF POINTS_B2="1001"THENPOINTS_B2:="0000";ELSEPOINTS_B2:=POINTS_B2+'1';END IF;ELSEPOINTS_A1:=POINTS_B1+'1';END IF;ELSIF CHOS="0100"THENIF POINTS_C1="1001"THENPOINTS_C1:="0000";IF POINTS_C2="1001"THENPOINTS_C2:="0000";ELSEPOINTS_C2:=POINTS_C2+'1';END IF;ELSEPOINTS_C1:=POINTS_C1+'1';END IF;ELSIF CHOS="1000"THENIF POINTS_D1="1001"THENPOINTS_D1:="0000";IF POINTS_D2="1001"THENPOINTS_D2:="0000";ELSEPOINTS_D2:=POINTS_D2+'1';END IF;ELSEPOINTS_D1:=POINTS_D1+'1';END IF;END IF;END IF;A2<=POINTS_A2;A1<=POINTS_A1;A0<="0000";B2<=POINTS_B2;B1<=POINTS_B1;B0<="0000";C2<=POINTS_C2;C1<=POINTS_C1;C0<="0000";D2<=POINTS_D2;D1<=POINTS_D1;D0<="0000";END PROCESS;END BEHAV;封装图：ADD CHOS[3..0]A2[3..0]A1[3..0]A0[3..0]B2[3..0]B1[3..0]B0[3..0]C2[3..0]C1[3..0]C0[3..0]D2[3..0]D1[3..0]D0[3..0]COUNTERinst3：显示电路： 程序代码 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY OUTPUT ISPORT( DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0); --输入信号DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) –译码显示输出信号);END OUTPUT;ARCHITECTURE BEHAV OF OUTPUT ISBEGINPROCESS(DIN)BEGINCASE DIN IS --译码WHEN "0000"=>DOUT<="0111111";WHEN "0001"=>DOUT<="0000110";WHEN "0010"=>DOUT<="1011011";WHEN "0011"=>DOUT<="1001111";WHEN "0100"=>DOUT<="1100110";WHEN "0101"=>DOUT<="1101101";WHEN "0110"=>DOUT<="1111101";WHEN "0111"=>DOUT<="0000111";WHEN "1000"=>DOUT<="1111111";WHEN "1001"=>DOUT<="1101111";WHEN OTHERS=>DOUT<="0000000";END CASE;END PROCESS;END BEHAV;封装图：DIN[3..0]DOUT[6..0]OUTPUTinst波形仿真：4：顶层文件设计程序代码LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TOP ISPORT(CLR:IN STD_LOGIC;EN :IN STD_LOGIC;A,B,C,D:IN STD_LOGIC;ADD:IN STD_LOGIC;LEDA:OUT STD_LOGIC;LEDB:OUT STD_LOGIC;LEDC:OUT STD_LOGIC;LEDD:OUT STD_LOGIC;FALSE:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);FIRST:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SCOREA2:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SCOREA1:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SCOREA0:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SCOREB2:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SCOREB1:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SCOREB0:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SCOREC2:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SCOREC1:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SCOREC0:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SCORED2:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SCORED1:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);SCORED0:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END TOP;ARCHITECTURE BEHAV OF TOP ISCOMPONENT OPT ISPORT( CLR:IN STD_LOGIC;EN :IN STD_LOGIC;A,B,C,D:IN STD_LOGIC;LEDA:OUT STD_LOGIC;LEDB:OUT STD_LOGIC;LEDC:OUT STD_LOGIC;LEDD:OUT STD_LOGIC;FALSE:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);Q :OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT OPT;COMPONENT COUNTER ISPORT(ADD:IN STD_LOGIC;CHOS:IN STD_LOGIC_VECTOR(3 DOWNTO 0);A2,A1,A0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);B2,B1,B0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);C2,C1,C0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);D2,D1,D0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END COMPONENT COUNTER;COMPONENT OUTPUT ISPORT( DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END COMPONENT OUTPUT;SIGNAL Q:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL AA2,AA1,AA0:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL BB2,BB1,BB0:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL CC2,CC1,CC0:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL DD2,DD1,DD0:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINU1:OPT PORT MAP(CLR,EN,A,B,C,D,LEDA,LEDB,LEDC,LEDD,FALSE,Q);U2:COUNTER PORT MAP(ADD,Q,AA2,AA1,AA0,BB2,BB1,BB0,CC2,CC1,CC0,DD2,DD1,DD0); --使用例化元件模块U3:OUTPUT PORT MAP(Q,FIRST);U4:OUTPUT PORT MAP(AA2,SCOREA2);U5:OUTPUT PORT MAP(AA1,SCOREA1);U6:OUTPUT PORT MAP(AA0,SCOREA0);U7:OUTPUT PORT MAP(BB2,SCOREB2);U8:OUTPUT PORT MAP(BB1,SCOREB1);U9:OUTPUT PORT MAP(BB0,SCOREB0);U10:OUTPUT PORT MAP(CC2,SCOREC2);U11:OUTPUT PORT MAP(CC1,SCOREC1);U12:OUTPUT PORT MAP(CC0,SCOREC0);U13:OUTPUT PORT MAP(DD2,SCORED2);U14:OUTPUT PORT MAP(DD1,SCORED1);U15:OUTPUT PORT MAP(DD0,SCORED0);END BEHAV;实验调试结果按下rst键清零，按下s键，观察数码管是否开始倒计时，扬声器是否发出报警声，按下s0,观察数码管是否显示1和抢答的时间，再按s1,s2，s3,s4.s5均不改变显示，按下rst键，观察是否清零，再按s键，不按别的，直到计时时间到，观察是否显示00，扬声器是否发出报警第一个按下键的小组，抢答信号判定电路LOCK通过缓冲输出信号的反馈将本参赛组抢先按下按键的信号锁存，并且以异步清零的方式将其他参赛组的锁存器清零，组别显示、计时和计分会保存到主持人对系统进行清零操作时为止。