VHDL双四选一设计
EDA：实验六2选1和4选1多路选择实验
实验六 2选1和4选1多路选择实验班级：通信1121 姓名：王密学号：1121302230一、实验目的：1、了解2选1和4选1的工作原理和实现的方法。
2、实现两个多路选择器,一个2选1,一个4选1。
3、学会用于VHDL语言进行程序设计。
二、实验原理：2选1当选择输入S为L时，Y输出A, 当S为H时，Y输出B。
当选择输入AB为LL时，Y输出D0, 当AB为LH时，Y输出D1, 当AB为HL时，Y输出D2,当AB为HH时，Y输出D3。
说明:sw1选择是控制4选1,还是2选1，sw1=1,为4选1，sw1=0,为2选1。
sw3,sw2为4选1的地址，sw4为2选1的地址。
三、实验连线：1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边。
2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、将实验板左端的JP103全部用短路帽接上（共八个）。
四、实验内容与步骤：（程序：EP2C5\muxsel\muxsel.sof）1、打开Quartus II 6.0软件，点击“File→OpenP roject”出现如下的对话框(图9.1)，选中muxsel,点打开即可；图9.12、点击“Tools-Programmer”后出现如下的对话窗口，3、在点”Edit→Add File………”出现如下对话框(图9.2)，在图9.3对话框中，选中EP2C5/muxsel/muxsel.sof项目后点击打开回到Programmer对话框, 在下载对话窗口中“选中Program/ Configure”,点击“Start”即进行下载。
图9.2图9.3现将muxsel.vhd原程序作如下说明：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY liu123 ISPORT (SW1:IN BOOLEAN;SW2:IN STD_LOGIC;SW3:IN STD_LOGIC;SW4:IN BOOLEAN;LED:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END liu123;ARCHITECTURE ADO OF liu123 ISSIGNAL RST_MUXSEL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL RST_MUXSEL2: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(SW1,SW2,SW3)beginIF (SW2='0' AND SW3 ='0') THEN RST_MUXSEL<="10101010";ELSIF (SW2='0' AND SW3='1' )THEN RST_MUXSEL<="01010101";ELSIF (SW2='1' AND SW3='0')THEN RST_MUXSEL<="10001000";ELSIF (SW2='1' AND SW3='1') THEN RST_MUXSEL<="01110111";ELSE RST_MUXSEL<="XXXXXXXX";END IF;E ND PROCESS;PROCESS (SW4)BEGINIF SW4 THENRST_MUXSEL2<="10100101";ELSERST_MUXSEL2<="01011010";END IF;END PROCESS;PROCESS(SW1,RST_MUXSEL,RST_MUXSEL2)BEGINcase sw1 iswhen true => LED<=RST_MUXSEL;when false => LED<=RST_MUXSEL2;END case;END PROCESS;END ADO;引脚分配（Cyclone EP2C5Q208C8）：sw1-P43,sw2-P44,sw3-P45,sw4-P46,led0-P13,led1-P14,led2-P15,led3-P30,led4-P3 1,led5-P33,led6-P34,led7-P35,管脚标号led0到led7分别接到8位的LED流水灯上，使用高低电平观察输出的结果，sw1到sw4接到拨码开关上，。
四选一多路选择器
四选一选择器的VHDL程序实现及仿真一、四选一选择器的基本功能描述选择器常用于信号的切换，四选一选择器常用于信号的切换，四选一选择器可以用于4路信号的切换。
四选一选择器有四个输入端input（0）~ input（3），两个信号选择端a和b及一个信号输出端y。
当a、b输入不同的选择信号时，就可以使input（0）~ input（3）中某一个相应的输入信号与输出y端接通。
例如，当a=b=“0”时，input （0）就与y接通。
四选一电路的逻辑功能真值表如下图所示：我们可以根据上面的逻辑真值表，设计四选一电路系统的VHDL 源程序，并进行程序的编译和仿真。
二、编写VHDL源程序下面为四选一选择器的VHDL源程序：四选一选择器VHDL源程序如下：LIBRARY IEEE; ***库的调用***USE IEEE.STD_LOGIC_1164.ALL; ***库的调用***ENTITY mux4 IS ***实体定义*** PORT (input:IN STD_LOGIC_VECTOR(3 DOWNTO 0); ***输入管脚的定义***a,b:IN STD_LOGIC; ***输入管脚的定义***y:OUT STD_LOGIC ); ***输出管脚的定义***END mux4;ARCHITECTURE rtl OF mux4 IS ***结构的定义***SIGNAL sel:STD_LOGIC_VECTOR (1 DOWNTO 0); ***信号定义***BEGINsel<=b&a;PROCESS (input,sel) ***进程的定义***BEGINIF(sel="00") THENy<=input(0);ELSIF(sel<="01") THENy<=input(1);ELSIF(sel<="10") THENy<=input(2);ELSEy<=input(3);END IF;END PROCESS;END rtl;三、文本文件的编译及仿真全过程在编辑器中输入并保存了以上四选一选择器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件，如*.cnf，*.rpt，*.snf，*.pof 等。
4选1多路选择器VHDL语言设计
4选1多路选择器VHDL语言设计在VHDL语言中设计一个4选1多路选择器主要涉及到以下几个方面：实体声明、端口声明、内部信号声明、内部结构设计、行为建模以及仿真测试。
下面是一个VHDL语言设计的参考模板，详细解释了每个步骤的实现方法。
1. 实体声明（Entity Declaration）```vhdlentity mux_4to1 isportA, B, C, D : in std_logic;S : in std_logic_vector(1 downto 0);CLK : in std_logic;Y : out std_logicend mux_4to1;```2. 端口声明（Port Declaration）端口声明定义了输入和输出端口的类型。
在这个例子中，输入和输出端口的类型都是标准逻辑类型。
```vhdlarchitecture behavioral of mux_4to1 issignal input_mux : std_logic_vector(3 downto 0);beginA <= input_mux(0);B <= input_mux(1);C <= input_mux(2);D <= input_mux(3);end behavioral;```3. 内部信号声明（Internal Signal Declaration）内部信号声明是为了辅助模块内的信号传输和处理。
在这个例子中，我们需要声明一个内部信号来保存选择信号S对应的多路选择器输入信号。
```vhdlarchitecture behavioral of mux_4to1 issignal input_mux : std_logic_vector(3 downto 0);signal mux_out : std_logic;beginA <= input_mux(0);B <= input_mux(1);C <= input_mux(2);D <= input_mux(3);end behavioral;```4. 内部结构设计（Internal Structure Design）内部结构设计定义了多路选择器的逻辑结构。
VHDL语言设计4选1多路选择器讲解学习
V H D L语言设计4选1多路选择器4选1多路选择器的VHDL描述要求：THEN语句和CASE语句实现4选1多路选择器，其中选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=‟0‟,s0=‟0‟；s1=‟0‟,s0=‟1‟；s1=‟1‟,s0=‟0‟和s1=‟1‟,s0=‟1‟时,分别执行y<=a、y<=b、y<=c、y<=d。
一、解法1：用IF_THEN语句实现4选1多路选择器（1）程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT (a,b,c,d: IN STD_LOGIC;s0: IN STD_LOGIC;s1: IN STD_LOGIC;y: OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE if_mux41 OF mux41 ISSIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据BEGINs0s1<=s1&s0; --s1相并s0,即s1与s0并置操作PROCESS(s0s1,a,b,c,d)BEGINIF s0s1 = "00" THEN y <= a;ELSIF s0s1 = "01" THEN y <= b;ELSIF s0s1 = "10" THEN y <= c;ELSE y <= d;END IF;END PROCESS;END ARCHITECTURE if_mux41;(2)编译的结果如下：编译报告：二、解法2：用CASE语句实现4选1多路选择器（1）程序:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT (a,b,c,d: IN STD_LOGIC;s0: IN STD_LOGIC;s1: IN STD_LOGIC;y: OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE case_mux41 OF mux41 ISSIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据类型BEGINs0s1<=s1&s0; --s1相并s0,即s1与s0并置操作PROCESS(s0s1,a,b,c,d)BEGINCASE s0s1 IS --类似于真值表的case语句WHEN "00" => y <= a;WHEN "01" => y <= b;WHEN "10" => y <= c;WHEN "11" => y <= d;WHEN OTHERS =>NULL ;END CASE;END PROCESS;END case_mux41;（2）编译结果：编译报告：。
EDA实验报告
实验一：QUARTUS II 软件使用及组合电路设计仿真页脚内容1实验目的：学习QUARTUS II 软件的使用，掌握软件工程的建立，VHDL源文件的设计和波形仿真等基本内容。
实验内容：1.四选一多路选择器的设计基本功能及原理：选择器常用于信号的切换，四选一选择器常用于信号的切换，四选一选择器可以用于4路信号的切换。
四选一选择器有四个输入端a,b,c,d，两个信号选择端s(0)和s(1)及一个信号输出端y。
当s输入不同的选择信号时，就可以使a,b,c,d中某一个相应的输入信号与输出y端接通。
逻辑符号如下：页脚内容2程序设计：软件编译：在编辑器中输入并保存了以上四选一选择器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。
仿真分析：仿真结果如下图所示页脚内容3分析：由仿真图可以得到以下结论：当s=0(00)时y=a;当s=1(01)时y=b；当s=2(10)时y=c；当s=3(11)时y=d。
符合我们最开始设想的功能设计，这说明源程序正确。
2.七段译码器程序设计基本功能及原理：七段译码器是用来显示数字的，7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用VHDL译码程序在FPGA或CPLD 中实现。
本项实验很容易实现这一目的。
输出信号的7位分别接到数码管的7个段，本实验中用的数码管为共阳极的，接有低电平的段发亮。
数码管的图形如下页脚内容4七段译码器的逻辑符号：程序设计：页脚内容5软件编译：在编辑器中输入并保存了以上七段译码器的VHDL源程序后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿真、定时分析及下载到可编程器件的相关文件。
仿真分析：仿真结果如下图所示:页脚内容6分析:由仿真的结果可以得到以下结论：当a=0(0000)时led7=1000000 此时数码管显示0；当a=1(0001)时led7=1111001 此时数码管显示1；当a=2(0010)时led7=0100100 此时数码管显示2；当a=3(0011)时led7=0110000 此时数码管显示3；当a=4(0100)时led7=0011001 此时数码管显示4；当a=5(0101)时led7=0010010 此时数码管显示5；当a=6(0110)时led7=0000010 此时数码管显示6；当a=7(0111)时led7=1111000 此时数码管显示7；当a=8(1000)时led7=0000000 此时数码管显示8；页脚内容7当a=9(1001)时led7=0010000 此时数码管显示9；当a=10(1010)时led7=0001000 此时数码管显示A；当a=11(1011)时led7=0000011 此时数码管显示B；当a=12(1100)时led7=1000110 此时数码管显示C；当a=13(1101)时led7=0100001 此时数码管显示D；当a=14(1110)时led7=0000110 此时数码管显示E；当a=15(1111)时led7=0001110 此时数码管显示F；这完全符合我们最开始的功能设计，所以可以说明源VHDL程序是正确的。
基于FPGA实现四选一选择器的设计
基于FPGA实现四选一选择器的设计摘要本文是基于FPGA的四选一选择器的设计：基于FPGA在数据选择方面的优势，把FPGA作为选择器的控制核心；主要研究如下：软件部分——四选一选择器程序。
针对数据选择器的设计，对FPGA进行了型号选择，使用VHDL语言在型号FLEX10K/20RC208-4上编写了四选一选择器的程序，通过使能端的控制，从而达到四选一的功能。
硬件部分——使用protel画出原理图并作出PCB板。
本设计采用了单八路模拟开关CD4051，通过输入端的控制，选择一路信号，通过ADC0804模数转化，输出8路信号给FLEX10K/20RC208-4，经FLEX10K/20RC208-4处理后，接TCL7528后，将数字信号转换为模拟信号并输出。
本文通过软件和硬件的两个方面的设计，实现了四选一选择器的功能。
关键词：FPGA ；VHDL ；PROTEL ；选择器内蒙古科技大学毕业设计说明书（毕业论文）FPGA implementation based on four selected design of a selectorAbstrateThis article is based on a choice selection of four FPGA Design: FPGA-based data selection in the advantages of the FPGA as a selector control center; main research are as follows:Software parts - 4 election a choice program. Design for data selection, model selection on the FPGA, using the VHDL language in the model FLEX10K/20RC208-4 four selected to write a program selector, by enabling the client to control, so as to achieve a function of four elections.Hardware - protel schematic drawing and make a PCB board. This design uses a single eight-way analog switches CD4051, through the control input, select the way the signal, ADC0804 module through the transformation of the output signal 8 to FLEX10K/20RC208-4, by FLEX10K/20RC208-4 treatment, then TCL7528, will digital signal is converted to analog signals and output.In this paper, two aspects of hardware and software design, implementation, choose one of four selector functions.Keywords: FPGA ; VHDL ; ROTEL ; selectorI目录摘要 .............................................................................................................................................. Abstrate (I)第一章绪论 01.1 FPGA简介 01.1.1 FPGA发展现状 01.1.2 FPGA的发展趋势 (1)1.1.3 FPGA基本结构 (1)1.1.4 FPGA的特点 (3)1.1.5 FPGA选型 (4)1.1.6 FPGA设计原则 (5)1.2本论文研究的主要内容 (6)第二章FPGA芯片设计 (7)2.1 BTYG-EDA实验开发系统简介 (7)2.1.1 BTYG-EDA实验开发系统特点 (7)2.1.2 BTYG-EDA实验开发系统资源介绍 (7)2.1.3 主芯片引脚和外部硬件连接关系 (7)2.2 FLEX10K/20RC208-4 (11)2.3 本章小结 (13)第三章MAX+plus II软件和VHDL语言――软件部分 (14)3.1 MAX+plus II开发软件 (14)3.1.1 MAX+plus II功能特点 (14)3.1.2 MAX+plus II系统要求 (15)3.1.3 MAX+plus II设计流程 (15)3.2 VHDL语言简介 (18)3.2.1 VHDL基本介绍 (18)3.2.2 VHDL语言的特点 (19)3.2.3 VHDL系统优势 (20)II内蒙古科技大学毕业设计说明书（毕业论文）3.2.4 VHDL程序基本结构 (20)3.3 MAX十plus II中硬件描述语言输入的设计过程 (21)3.3.1 输入VHDL文件 (21)3.3.2 将文件指定为设计项目 (21)3.3.3 项目编译 (22)3.3.4 项目仿真 (22)3.4 程序仿真介绍及仿真图 (22)3.5本章小结 (24)第四章protel99——硬件部分 (25)4.1 protel简介 (25)4.1.1 Protel99SE的功能特点 (25)4.1.2 用Protel99SE进行电路设计的步骤 (26)4.2 四选一选择器的原理图及各元件介绍 (26)4.3 本章小结 (33)第五章总结与展望 (34)5.1 取得的成果 (34)5.2 工作展望 (34)参考文献 (35)附录A (36)附录B (37)致谢 (39)III第一章绪论1.1 FPGA简介1.1.1 FPGA发展现状当今社会是数字化的社会，是数字集成电路广泛应用的社会，数字集成电路本身在不断地进行更新换代。
VHDL实验报告 四选一数据选择器的设计
六、实验现象及结果 本次实验我分别用实验箱上的开关K1、
K2、K3、K4作为4选1数据选择器四输入D3、 D2、D1、D0；分别用开关K7、K8作为数据选 择器的控制端 sel1、sel0；分别用LED彩灯 LED1作为数据选择器的一个输出端y。故实 验时将实验箱上的K7、K8置为低电平（即 “00”时），LED灯只与开关K4的电平有关 （当K4为高电平时灯亮，其为低电平时灯灭 ）如下第一幅图所示；以下第二张图则是当 K7、K8为“01”时，K3为高电平时，LED灯 亮；第三幅图是K7、K8为“10”，K2为高电 平时灯亮；第四幅图是K7、K8为“11”，K1 为高电平时灯亮。以上结果均符合四选一数 据选择的真值表。
4）分配完管脚后，再次进行一次全编译，使分配的管脚
五、实验步骤
4、对设计文件进行仿真
1）选择File--New，在弹出的对话框中选择Vector Waveform File，点击OK按 钮，打开进入一个空的波形编辑器窗口。
2）设置仿真结束时间，波形编辑器默认的仿真结束时间为 1µS，根据仿真需 要，可以自由设置仿真的结束时间（本次设置的为1ms）。选择 QUARTUSII 软件的 Edit--
End Time命令，弹出线路束时间对话框，在 Time框办输入仿真结束时间，点击OK按钮完成 设置。
3）加入输入、输出端口，在波形编辑器窗口左边的端口名列表区点击鼠标右 键，在弹出的右键菜单中选择 Insert Node or Bus…命令，在弹出的 Insert Node or Bus 对话框界面中点击 Node Finder…按钮。在出现的 Node Finder 界面中的 Filter 列 表中选择 点击 List，在 Nodes Found 窗口出现所有信号的名称，点击中间的按钮则
10.四选一数据选择器的设计—IF语句实现
5.项目编译
选择目标器件。选择菜单命令Assign | Device，弹出Device对话框。选择对话框的Device Family下拉列表框中的目标器件(EPM7128SLC84-10)引脚指定，编译。
6.项目时序仿真
创建波形文件—输入信号节点—设置仿真时间—编辑输入节点波形-运行仿真
9.实验箱上现象的分析描述与验证。
三、小结：
对学生在实验过程中遇到的问题进行分析，总结，做出合理的评价。
四、作业
将程序输入到MAX+PLUS II软件进行相关操作，完成实验报告。
旁批栏：
BEGIN
旁批栏：
if_label: PROCESS(a, b, c, d,sel)
BEGIN
IFsel="00" THEN y <= a;
ELSIFsel="01" THEN y <= b;
ELSIFsel="10" THEN y <= c;
ELSE y <= d;
END IF;
END PROCESSif_label;
1.必要的理论知识讲解
2.设计任务：
3.设计一个4选1数据选择器，a, b, c, d为数据输入端的端口名，sel（s1,s2）为选择控制信号输入端的端口名，y为输出。
4.设计过程：
（1）输入设计项目并将其设为当前项目
（2）在文本编辑窗中设计输入二输入与非门的VHDL代码
用IF语句实现：
LIBRARYieee;
USE ieee.std_logic_1164.all;
ENTITYif_caseIS
PORT ( a, b, c, d : INStd_Logic;
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本双四选一数据选择器使用到了四选一数据选择器、译码器。
以下为VHDL双四选一数据选择器描述：
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity smux41 is
Port (sa,sb,sele:instd_logic;
d00: in std_logic_vector(7 downto 0);
d01: in std_logic_vector(7 downto 0);
d02: in std_logic_vector(7 downto 0);
d03: in std_logic_vector(7 downto 0);
d10: in std_logic_vector(7 downto 0);
d11: in std_logic_vector(7 downto 0);
d12: in std_logic_vector(7 downto 0);
d13: in std_logic_vector(7 downto 0);
clk: in std_logic;
y1: out std_logic_vector(7 downto 0);
y2: out std_logic_vector(7 downto 0)
);
end smux41;
architecturestruct of smux41 is
-- components
-- 8 bit mux41 for smux41
component mux_41
port (
s1,s0,sel:instd_logic;
d0,d1,d2,d3:instd_logic_vector(7 downto 0);
y: out std_logic_vector(7 downto 0)
);
end component;
-- 1 to 2 Decoder
component decoder_1_to_2
port(
sel: in std_logic;
sel0,sel1: out std_logic
);
end component;
signal sel0 ,sel1
: std_logic;
begin
-- decoder
des_decoder: decoder_1_to_2 port map (
sel =>sele,
sel0 =>sel0 ,
sel1 => sel1
);
mux1: mux_41 PORT MAP(
d0 =>d00 ,
d1 =>d01 ,
d2 =>d02 ,
d3 =>d03 ,
s0 =>sa,
s1 =>sb,
sel => sel0 ,
y =>y1
);
mux2: mux_41 PORT MAP(
d0 =>d10 ,
d1 =>d11 ,
d2 =>d12 ,
d3 =>d13 ,
s0 =>sa,
s1 =>sb,
sel => sel1 ,
y => y2
);
endstruct;
以下是VHDL四选一数据选择器描述：libraryieee;
use ieee.std_logic_1164.all;
entity mux_41 is
port (s1,s0,sel:in std_logic;
d0,d1,d2,d3:instd_logic_vector(7 downto 0); y: out std_logic_vector(7 downto 0));
end mux_41;
architecturebehav of mux_41 is
signal s: std_logic_vector (1 downto 0);
begin
s<=s1&s0;
process(s)
begin
if (sel='1' and s="00") then
y<=d0;
elsif(sel='1' and s="01" )then
y<=d1;
elsif(sel='1' and s="10" )then
y<=d2;
elsif(sel='1' and s="11" )then
y<=d3;
end if;
end process;
endbehav;
以下为VHDL译码器描述：libraryieee;
use ieee.std_logic_1164.all;
entity decoder_1_to_2 is
port (sel:instd_logic;
sel0,sel1:outstd_logic );
end decoder_1_to_2;
architecture one of decoder_1_to_2 is begin
process(sel)
begin
if (sel='0') then
sel0<='1';
elsif(sel='1')then
sel1<='1';
end if;
if (sel='0') then
sel1<='0';
elsif(sel='1')then
sel0<='0';
end if;
end process;
end one;。