VHDL语言基础
VHDL入门教程
VHDL入门教程VHDL（Very High-speed Integrated Circuit HardwareDescription Language）是一种用于设计数字电路的硬件描述语言。
它是IEEE 1076标准中规定的一种语言，广泛应用于数字电路的设计、仿真和综合等领域。
本文将为大家介绍VHDL的基础知识和入门教程。
一、VHDL的基本概念1. 实体（Entity）：VHDL代码的最高层次，用于定义模块的输入、输出和内部信号。
2. 架构（Architecture）：定义了实体中的各个信号和组合逻辑的行为。
3. 信号（Signal）：表示数据在电路中的传输和操作。
4. 进程（Process）：定义了组合逻辑的行为，用于描述信号之间的关系。
5. 实体声明（Entity Declaration）：用于描述模块的名称、输入、输出和内部信号。
6. 架构声明（Architecture Declaration）：用于描述模块的内部逻辑。
二、VHDL的基本语法1.实体声明语法：```entity entity_name isport ( port_list );end entity_name;```其中，entity_name是实体的名称，port_list是实体的输入、输出和内部信号。
2.架构声明语法：```architecture architecture_name of entity_name issignal signal_list;beginprocess (sensitivity_list)begin--逻辑行为描述end process;end architecture_name;```其中，architecture_name是架构的名称，entity_name是实体的名称，signal_list是架构的内部信号，sensitivity_list是触发事件的信号列表。
三、VHDL的基本例子下面以一个简单的4位加法器为例介绍VHDL的编写和仿真流程。
第四讲VHDL语言基础知识
关键词 VHDL 实体 逻辑功能
此两处必须同名
逻辑行为描述
1、实体
格式
ENTITY 实体名 IS [GENERIC ( 类属表 );] [PORT ( 端口表 );] END 实体名;
说明
实体说明所设计的逻辑电路的输入、输 出信号及其特性（输入(in)输出(out)、双向 (inout)、buffer）
•文件（FILES）是传输大量数据的客体，包含一些专门数据 类型的数值。
对象说明的一般格式是： <对象类型> < 标识符表>：<子类型说明> <信号种类>： =<表达式>; 说明 标识符 <子类型说明>是类型名或类型名加限制条件 <信号种类>为BUS或REGISTER，该项为任选项 ：=<表达式>为对象赋初值
IS
一个包集合由包集合标题和包集合体两 大部分组成。 包集合体是一个可选项。
5、库
格式
LIBRARY 库名； USE 库名. 程序包名. All；
USE语句的使用有两种常用格式： USE 库名.程序包名.项目名 ； USE 库名.程序包名.ALL ；
VHDL库的种类
• IEEE库：IEEE标准库, 是按IEEE组织制定的 工业标准进行编写的， 是内容丰富的资源库 使用需声明 • •STD_LOGIC_1164 程序包 •STD_LOGIC_ARITH 程序包 •STD_LOGIC_UNSIGNED 程序包
STD库：VHDL标准库，STANDARD和 TEXTIO程序包即收入在STD库中 使用无需声明
VHDL库的种类
• • •
ASIC库：EDA厂商提供库 使用需声明 WORK库：现行作业库，当前工作目录的所有设计 使用无需声明 USER库：用户自定义库 使用需声明
第1章VHDL语言基础
位矢量（BIT_VECTOR）。若端口定义为BIT，则其信号值 是一个1位的二进制数，取值只能是0或1；若端口定义为 BIT_VECTOR，则其信号值是一组二进制数。
➢ 在电路中，如果实体代表一个器件符号，则结构体描述了 这个符号的内部行为。当把这个符号例化成一个实际的器 件安装到电路上时，则需用配置语句为这个例化的器件指 定一个结构体(即指定一种实现方案)，或由编译器自动选一 个结构体。
1. 结构体的一般语句格式 ARCHITECTURE 结构体名 OF 实体名 IS [说明语句;] BEGIN [功能描述语句;] END [ARCHITECTURE] [结构体名]；
1.1 VHDL程序基本结构
一、VHDL程序设计约定 ➢ 语句结构描述中方括号“[ ]”内的内容为可选内容。 ➢ 对于VHDL的编译器和综合器来说，程序文字的大小写是不
加区分的。 ➢ 程序中的注释使用双横线“- -”。 ➢ 源程序命名与实体同名（MAX+plus Ⅱ要求）。
二、VHDL程序设计引例（ 74LS00的设计 ）
③ 信号赋值语句将设计实体内的处理结果向定义的信号或界面 端口进行赋值。
④ 子程序调用语句用于调用一个已设计好的子程序。
⑤ 元件例化语句对其他的设计实体作元件调用说明，并将此元 件的端口与其他的元件、信号或高层次实体的界面端口进行 连接。
A
A NAND2
Y
Y
B
B
(a)
A1
A NAND2
U1 Y
Y1
B1
B
A2
A NAND2
VHDL语言基础
VHDL语⾔基础VHDL语⾔基础1 数据对象数据对象包括常量、变量、信号和⽂件四种类型1.1 常量常量是对某⼀常量名赋予⼀个固定的值，⽽且只能赋值⼀次。
通常赋值在程序开始前进⾏，该值的数据类型则在声明语句中指明--定义常量语句：--Constant 常数名:数据类型:=表达式Constant Vcc:real:=5.2; --指定Vcc的数据类型是实数，赋值为5.0VConstant bus_width:integer:=8; --定义总线宽度为常数8常量所赋的值应和定义的数据类型⼀致；常量在程序包、实体、构造体或进程的说明性区域必须加以说明。
定义程序包内的常量课提供所包含的任何实体、构造体所引⽤，定义在实体说明内的常量只能在该实体内可见，定义在进程说明内的常量只能在该实体内可见，定义在进程说明区域中的常量只能在该进程内可见1.2 变量变量只能在进程语句、函数语句和过程语句结构中使⽤。
变量的赋值是直接的，⾮预设的。
变量不能表达“连线”或储存原件，不能设置传输延迟量--定义变量语句--Variable 变量名:数据类型:=初始值;Variable count:integer 0 to 255:=20; --定义count整数变量，变化范围0-255，初始值为20--变量赋值语句--⽬标变量名:=表达式;x:=10.0; --实数变量赋值为10.0Y:=1.5+x; --运算表达式赋值，表达式必须与⽬标变量的数据类型相同A(3 to 6):=("1101") --位⽮量赋值1.3 信号信号表⽰逻辑门的输⼊或输出，类似于连接线，也可以表达存储元件的状态。
信号通常在构造体、程序包和实体中说明--信号定义语句--Signal 信号名:数据类型:=初始值Signal clock:bit:='0'; --定义时钟信号，初始值为0Signal count:BIT_VECTOR(3 DOWNTO 0); --定义count为4位位⽮量--信号赋值语句⽬标信号名<=表达式;x<=9;Z<=x after 5 ns; --在5ns后将x的值赋给z2 数据类型2.1 VHDL的预定义数据类型类型定义说明布尔(Boolean)TYPE BOOLEAN IS (FALSE,TRUE);取值为FALSE和TRUE，不是数值，不能运算，⼀般⽤于关系运算符位(Bit)TYPE BIT IS ('0','1');取值为0和1，⽤于逻辑运算位⽮量(Bit_Vector)TYPE BIT_VECTOR IS ARRAY(Natural range<>)OF BIT;基于Bit类型的数组，⽤于逻辑运算字符(Character)TYPE CHARACTER IS (NUL,SOH,STX,...,'','!',...);通常⽤''引号引起来，区分⼤⼩写字符串(String)VARIABLE string_var:STRING(1 TO 7);string_var:="A B C D";通常⽤""引起来，区分⼤⼩写整数(Integer)variable a:integer range -63 to 63取值范围 -(231 -1)~(231-1)要求⽤RANGE⼦句为所定义的数限定范围，以便根据范围决定此信号或变量的⼆进制位数实数(Real)-取值范围-1.0E38~+1.0E38，仅可⽤于仿真不可综合时间(Time)-物理量数据，完整的包括整数和单位两个部分，⽤⾄少⼀个空格隔开，仅可⽤于仿真不可综合时间(Time)-开，仅可⽤于仿真不可综合错误等级(SeverityLevel)TYPE severity_level IS (NOTE、WARNING、ERROR、FAILURE);表⽰系统状态，仅可⽤于仿真不可⽤于综合类型定义说明2.2 IEEE预定义标准逻辑位与⽮量标准逻辑类型对数字逻辑电路的逻辑特性描述更加完整、真实，因此在VHDL程序中，对逻辑信号的定义通常采⽤标准逻辑类型标准逻辑位(Std_Logic)符号说明'U'Undefined(未初始化)'X'Forcing Unknown(强未知)'0'Forcing 0(强0)'1'Forcing 1(强1)'Z'High Impedance(⾼阻)'W'Weak Unknown(弱未知)'L'Weak 0(弱0)'H'Weak 1(弱1)'-'Don't Care(忽略)标准逻辑位⽮量(Std_Logic_Vector)基于Std_Logic类型的数组使⽤Std_Logic和Std_Logic_Vector要调⽤IEEE库中的Std_Logic_1164程序包；就综合⽽⾔，能够在数字器件中实现的是“-、0、1、Z”四种状态。
第3章 VHDL基础
3.2 时序电路描述
图3-5 例3-7的电路图 的电路图
3.2 时序电路描述
【例3-8】 】 ... IF a1 > b1 THEN q1 <= '1' ; ELSE q1 <= '0' ; END IF; ...
图3-6 例3-8的电路图 的电路图
3.2.3 时序电路的不同表述
3.2 时序电路描述
y <= d OR
e
3.1 VHDL 基本语法
组合电路描述 3.1.1 组合电路描述
【例3-3】 】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; END IF; END PROCESS; END ARCHITECTURE one ;
or_gate, Or_gate, Qr_Gate, OR_GATE. 不合法的： 不合法的： 2illegal_name, _illegal_name, illegal#name, Illegal_name_
3.1.2 扩展标识符
扩展标识符(Extended Identifier)是VHDL’93版扩展的 扩展标识符 是 版扩展的 书写规则和识别都有新规定，扩展标识符具有以下特性： 书写规则和识别都有新规定，扩展标识符具有以下特性： (1)扩展标识符用反斜杠来界定。 扩展标识符用反斜杠来界定。 扩展标识符用反斜杠来界定 例如： 是合法的。 例如：\invalid\，\controller_decode\是合法的。 ， 是合法的 (2)允许包含图形符号、空格符，但没有格式的作用。 允许包含图形符号、 允许包含图形符号 空格符，但没有格式的作用。 例如： 是合法的。 例如：\$5000＆T\，\mode A and B\是合法的。 ＆ ， 是合法的 (3) 2个反斜杠之问的字可以和保留字相同。 个反斜杠之问的字可以和保留字相同。 个反斜杠之问的字可以和保留字相同
VHDL入门教程
VHDL入门教程VHDL（Very High-Speed Integrated Circuit HardwareDescription Language）是一种硬件描述语言，用于设计数字电路和系统。
它是由美国国防部在20世纪80年代早期开发的，并由IEEE 1076标准化。
VHDL可以用于描述电路结构、电路行为和模拟。
一、VHDL概述VHDL是一种硬件描述语言，它允许工程师以更高级的语言编写硬件描述。
它可以描述电路结构、电路行为和模拟。
VHDL可以应用于各种电子系统的设计，从简单的数字逻辑门到复杂的处理器。
二、VHDL基本结构VHDL的基本结构包括实体声明、体声明和结构化代码。
实体声明描述了电路的接口，包括输入和输出。
主体声明描述了电路的行为。
结构化代码定义了电路的结构。
三、VHDL数据类型VHDL提供了多种数据类型，包括标量类型（比如整数和实数）、数组类型和记录类型。
每种类型都有其特定的操作和范围。
四、VHDL信号VHDL中的信号用于在电路中传递信息。
信号可以在过程中赋值，并且具有各种延迟属性。
信号还可以连接到模块的输入和输出端口，以实现电路之间的通信。
五、VHDL实体和体VHDL设计包含实体和体。
实体描述了电路的接口和连接，而体描述了电路的行为。
实体和体之间使用端口来传递信息。
六、VHDL组件VHDL中的组件用于将电路模块化，以实现更高层次的设计和复用。
组件可以在实体中声明，并在体中实例化。
七、VHDL并发语句VHDL中的并发语句用于描述电路中多个同时运行的过程。
并发语句包括并行语句、过程、并行块和并行时钟。
八、VHDL测试VHDL测试包括自动测试和手动测试。
自动测试使用测试工具和仿真器来验证电路的正确性。
手动测试包括使用仿真器进行手工测试和调试。
九、VHDL实例以下是一个简单的VHDL实例，实现了一个4位二进制加法器：```vhdllibrary IEEE;use IEEE.STD_LOGIC_1164.all;entity binary_adder isporta : in std_logic_vector(3 downto 0);b : in std_logic_vector(3 downto 0);sum : out std_logic_vector(4 downto 0);carry : out std_logicend binary_adder;architecture behavior of binary_adder isbeginprocess(a, b)variable temp_sum : std_logic_vector(4 downto 0);variable temp_carry : std_logic;begintemp_sum := ("0000" & a) + ("0000" & b);temp_carry := '0' when temp_sum(4) = '0' else '1';sum <= temp_sum;carry <= temp_carry;end process;end behavior;```上述VHDL代码定义了一个名为`binary_adder`的实体，它有两个4位输入`a`和`b`，一个5位输出`sum`和一个单一位输出`carry`。
第4章VHDL语言基础
END 结构体名;
4.1.3 结构体部分
结构体组成
结
构 体
说
明 结
构
体 结 构 体
功 能 描 述
常数说明 数据类型说明
信号说明 例化元件说明 子程序说明
块语句 进程语句 信号赋值语句 子程序调用语句 元件例化语句
结构体描述风格
行为描述 描述该设计单元的功能，主要使用函数、过程和进程语 句，以算法形式描述数据的变换和传送
例4-4
Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Use ieee.std_logic_arith.all;
行为描述
Entity eqcomp4 is Port (a,b: in std_logic_vector (3 downto 0); equals: out std_logic);
4.1.2 实体部分
实体(ENTITY)
实体是一个设计实体的表层设计单元，其功能是 对这个设计实体与外部电路进行接口描述。它规定了 设计单元的输入/输出接口信号或引脚，是设计实体 经封装后对外的一个通信界面。类似于原理图中的一 个部件符号。
4.1.2 实体部分
实体格式
ENTITY 实体名 IS
书写格式： GENERIC([常数名：数据类型[：设定值]
{；常数名：数据类型[:=设定值 ]})； 例4-1
GENERIC (cntwidth : integer:=4);
4.1.2 实体部分
PORT端口
用于定义模块所有的输入/输出信号，相当于定义一个 模块符号
三VHDL语言基础
第三章VHDL语言基础本章介绍VHDL语言的基础知识，具体容包括：1、概述2、VHDL程序的基本结构库、程序包、实体说明、结构体、配置3、VHDL的语言要素语法规则、数据对象、数据类型、运算操作符4、VHDL的描述语句并行语句、顺序语句、子程序、属性语句5、VHDL的描述方式行为描述方式、寄存器传输级描述方式、结构描述方式第一节概述HDL（Hardware DescriptionLanguage）：硬件描述语言，描述数字电路和系统的语言。
具体来说，用于描述数字系统的结构、行为、功能和接口。
在EDA设计中，设计者利用硬件描述语言，可以描述自己的设计思想，完成设计输入的步骤。
设计输入共有三种方法——原理图、文本、波形输入，其中，文本输入方式就是用硬件描述语言跟计算机交流，让计算机读懂设计者的设计。
VHDL的全称是Very-High-Speed Integrated CircuitHardwareDescriptionLanguage，译作甚高速集成电路硬件描述语言，是当前广泛使用的HDL 语言之一，并被IEEE和美国国防部采用为标准的HDL语言。
1、发展历程：美国国防部1982年开发VHDL语言，在1987年被IEEE采用为标准硬件描述语言。
在实际使用过程中，发现1987年版本的缺陷，并于1993年对87版进行了修订。
因此，现在有两个版本的VHDL语言。
1）1987年的IEEE 1076（VHDL87）2）1993年进行了修正（VHDL93）VHDL语言目前已成为，开发设计可编程逻辑器件的重要工具。
2、优点：VHDL语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多其他硬件描述语言所不具备的优点。
归纳起来，VHDL 语言主要具有以下优点：功能强大，设计方式多样VHDL具有功能强大的语言结构, 可用简洁明确的代码来描述十分复杂的硬件电路。
VHDL 语言设计方法灵活多样，既支持自顶向下的设计方式，也支持自底向上的设计方法；既支持模块化设计方法，也支持层次化设计方法。
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第1章VHDL语言基础1.1 概述硬件描述语言（hardware description language，HDL）是电子系统硬件行为描述、结构描述、数据流描述的语言。
目前，利用硬件描述语言可以进行数字电子系统的设计。
随着研究的深入，利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中。
国外硬件描述语言种类很多，有的从Pascal发展而来，也有一些从C语言发展而来。
有些HDL成为IEEE标准，但大部分是企业标准。
VHDL来源于美国军方，其他的硬件描述语言则多来源于民间公司。
可谓百家争鸣，百花齐放。
这些不同的语言传播到国内，同样也引起了不同的影响。
在我国比较有影响的有两种硬件描述语言：VHDL语言和Verilog HDL语言。
这两种语言已成为IEEE 标准语言。
电子设计自动化（electronic design automation，EDA）技术的理论基础、设计工具、设计器件应是这样的关系：设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为，再用设计工具将这些描述综合映射成与半导体工艺有关的硬件配置文件，半导体器件FPGA则是这些硬件配置文件的载体。
当这些FPGA 器件加载、配置上不同的文件时，这个器件便具有了相应的功能。
在这一系列的设计、综合、仿真、验证、配置的过程中，现代电子设计理论和现代电子设计方法贯穿于其中。
以HDL语言表达设计意图，以FPGA作为硬件实现载体，以计算机为设计开发工具，以EDA软件为开发环境的现代电子设计方法日趋成熟。
在这里，笔·4·VHDL程序设计教程者认为，要振兴我国电子产业，需要各相关专业的人士共同努力。
HDL语言的语法语义学研究与半导体工艺相关联的编译映射关系的研究，深亚微米半导体工艺与EDA设计工具的仿真、验证及方法的研究，这需要半导体专家和操作系统专家共同努力，以便能开发出更加先进的EDA工具软件。
软件、硬件协同开发缩短了电子设计周期，加速了电子产品更新换代的步伐。
毫不夸张地说，EDA 工程是电子产业的心脏起搏器，是电子产业飞速发展的原动力。
本书从应用的角度向国内广大读者介绍VHDL编程技术，让大家掌握HDL编程，了解FPGA 结构，学会使用EDA工具，为集成电路前端设计打下基础。
1.1.1 硬件描述语言的诞生VHDL语言的英文全名是Very High Speed Integrated Circuit Hardware Description Language，即超高速集成电路硬件描述语言。
HDL发展的技术源头是：在HDL形成发展之前，已有了许多程序设计语言，如汇编、C、Pascal、Fortran、Prolog等。
这些语言运行在不同硬件平台和不同的操作环境中，它们适合于描述过程和算法，不适合作硬件描述。
CAD的出现，使人们可以利用计算机进行建筑、服装等行业的辅助设计，电子辅助设计也同步发展起来。
在从CAD工具到EDA工具的进化过程中，电子设计工具的人机界面能力越来越高。
在利用EDA工具进行电子设计时，逻辑图、分立电子原件作为整个越来越复杂的电子系统的设计已不适应。
任何一种EDA工具，都需要一种硬件描述语言来作为EDA工具的工作语言。
这些众多的EDA工具软件开发者，各自推出了自己的HDL语言。
HDL发展的社会根源是：美国国防部电子系统项目有众多的承包公司，由于各公司技术路线不一致，许多产品不兼容，他们使用各自的设计语言，使得甲公司的设计不能被乙公司重复利用，造成了信息交换困难和维护困难。
美国政府为了降低开发费用，避免重复设计，国防部为他们的超高速集成电路提供第1章VHDL语言基础·5·了一种硬件描述语言，以期望VHDL功能强大、严格、可读性好。
政府要求各公司的合同都用它来描述，以避免产生歧义。
由政府牵头，VHDL工作小组于1981年6月成立，提出了一个满足电子设计各种要求的能够作为工业标准的HDL。
1983年第3季度，由IBM公司、TI 公司、Intermetrics公司签约，组成开发小组，工作任务是提出语言版本和开发软件环境。
1986年IEEE标准化组织开始工作，讨论VHDL语言标准，历时一年有余，于1987年12月通过标准审查，并宣布实施，即IEEE STD 1076—1987[LRM87]。
1993年VHDL重新修订，形成了新的标准，即IEEE STD 1076—1993[LRM93]。
从此以后，美国国防部实施新的技术标准，要求电子系统开发商的合同文件一律采用VHDL文档。
即第一个官方VHDL标准得到推广、实施和普及。
1.1.2 HDL语言的种类HDL语言在国外有上百种。
高等学校、科研单位、EDA公司都有自己的HDL语言。
现选择较有影响的作简要介绍。
Candence公司是一家著名的EDA公司，财力雄厚。
该公司的Verilog HDL 于1983年由Gate Way Design Automatic公司的Phil Moorby首创。
他在1984—1985年间成功设计了Verilog-XL仿真器，于1986年提出了快速门级仿真的XL 算法，使Verilog HDL语言变得更加丰富和完善，从而受到了EDA工具设计公司的青睐。
1989年Candence公司购买了GDA公司，Verilog HDL语言从此变为Candence公司的“私有财产”，成为Candence公司的EDA设计环境上的硬件描述语言。
经过Candence公司的努力，Verilog HDL于1995年成为IEEE标准，也是民间公司第一个硬件描述语言标准，即Verilog HDL 1364—1995。
由于Verilog HDL语言从C语言发展来，所以有C语言基础的设计人员能够较快入门。
·6·VHDL程序设计教程ALTERA公司是一家半导体器件公司，其CPLD器件在世界市场上占主导地位。
这家公司不仅是硬件生产厂商，也是EDA工具开发商，它的EDA工具MAX+plus II、Quartus由于人机界面友好、易于使用、性能优良，而受到FPGA、CPLD器件设计人员的欢迎。
运行在MAX+plus II环境下的VHDL语言具有C 语言设计风格，好学好用，因此被众多用户使用。
HDL语言来自不同地方，由不同语言演变而来，为了各平台之间相互转换，又推出了EDIF（Electronic Design Interchange Format）。
它不是一种语言，而是用于不同数据格式的EDA工具之间的交换设计数据。
1.1.3 VHDL语言上机操作条件VHDL语言描述能力强，覆盖面广，抽象能力强，所以用VHDL语言作为硬件模型建模很合适。
设计者的原始描述是非常简练的硬件描述，经过EDA工具综合处理，最终生成付诸生产的电路描述或版图参数描述的工艺文件。
整个过程通过EDA工具自动完成，大大减轻了设计人员的工作强度，提高了设计质量，减少了出错机会。
VHDL语言可读性好。
VHDL既能被人容易读懂，又能被计算机识别，作为技术人员编写的源文件，它既是计算机程序、技术文档和技术人员硬件信息交流的文件，又是签约双方的合同文件。
VHDL语言中的设计实体（design entity）、程序包（package）、设计库（library），为设计人员重复利用他人的设计提供了技术手段。
重复利用他人的IP模块和软核（soft core）是VHDL的特色，许多设计不必个个都从头再来，而是只要在更高层次上把IP模块利用起来，就能达到事半功倍的效果。
VHDL语言可以在多种EDA工具设计环境中运行。
硬件平台是工作站或高档微机。
高档微机的配置应该具有：高分彩显17英寸以上，分辨率1024×768或更高第1章VHDL语言基础·7·硬盘20GB以上内存512MB以上CPU Intel兼容CPU光驱8倍速以上操作系统Windows XX开发工具MAX+plus II 或Quartus IICandence、Menter、ALTERA等公司的EDA工具均支持VHDL语言环境。
关于VHDL语言的上机实验，在第7章中将作详细介绍。
1.2 VHDL程序的实体VHDL程序包含实体（entity）、结构体（architecture）、配置（configuration）、包集合（package）、库（library）5个部分。
简单的实体是由实体和结构体两部分组成的。
实体用于描述设计系统的外部接口信号，结构体用于描述系统的行为、系统数据的流程或者系统组织结构形式。
设计实体是VHDL程序的基本单元，是电子系统的抽象。
简单的实体可以是一个与门电路（AND Gate），复杂的实体可以是一个微处理器或一个数字电子系统。
实体由实体说明和结构体说明两部分组成。
例1-1是计数器程序结构模板。
由这个抽象的程序可以归纳出VHDL程序的基本结构。
【例1-1】计数器程序结构模板LIBRARY IEEE;USE ieee.std_logic_1164.all;ENTITY entity_name ISVHDL程序设计教程·8·PORT (SIGNAL _data_input_name ： IN INTEGER RANGE 0 TO _count_value;SIGNAL_clk_input_name： IN STD_LOGIC;SIGNAL_clm_input_name： IN STD_LOGIC;SIGNAL_ena_input_name： IN STD_LOGIC;SIGNAL_ld_input_name ： IN STD_LOGIC;SIGNAL_count_output_name ： OUT INTEGER RANGE0 TO _C ount_value;)END entity_name;ARCHITECTURE counter OF _entity_name ISSIGNAL_count_signal_name： INTEGER RANGE 0 TO_count_value;BEGINPROCESS(_clk_input_name,_clrn_input_name)--敏感变量表BEGINIF _clrn_input_name = '0' THEN_count_signal_name <= 0;ELSIF (_clk_input_name'EVENT AND_clk_input_name = '1')THENIF _ld_input_name = '1' THEN结构体 _count_signal_name <= _data_input_name;第1章VHDL语言基础·9·进程 ELSEIF _ena_input_name = '1' THEN_count_signal_name <= _count_signal_name + 1;ELSE_count_signal_name <=_count_signal_name;END IF;END IF;END IF;END PROCESS;_count_output_name <= _count_signal_name;END counter;由例1-1可以看出，VHDL程序由两部分组成：第1部分为实体说明，第2部分为结构体。