+基于FPGA的多功能信号发生器

基于FPGA的多功能信号发生器一．试验目的：1.了解GW48-CK综合实验箱结构2.熟悉VHDL语言3.了解FPGA芯片（EP1K30TC144-3）结构及引脚4.了解D/A芯片（DAC0832）结构[5.熟悉FPGA设计软件quartus ii 9.0的使用6.掌握产生三角波，锯齿波，梯形波的原理7.学会用FPGA设计多功能信号发生器二．试验仪器及设备：1.pc机2.GW48-CK型FPGA综合试验箱3.FPGA芯片：EP1K30TC144-34.D/A芯片：DAC08325.示波器6.quartus ii 9.0仿真软件三．实验要求：.设计基于FPGA的多功能信号发生器，此信号发生器可产生的波形有：正弦波，方波，三角波，斜升锯齿波，斜降锯齿波，梯形波，阶梯波，双阶梯波中的六种。

设计软件要求用quartus ii，先用该软件仿真，再接上FPGA试验箱，编译，运行并下载到实验箱，用示波器观察期指定输出端波形。

四．试验原理：1.基于QUASTUS II 9.0平台，利用DDS（直接数字信号合成）技术，采用VHDL语言，设计一波形信号发生器。

首先根据对各波形的幅度进行采样，获得各波形的波形数据表，然后FPGA根据输入的时钟（频率可根据要求可变）作为地址信号，从FPGA数据线上输出相应的波形数据，再送入GW48-CK 实验板上的D/A转换芯片进行转换为模拟信号，最后送入滤波电路滤波后输出。

2.实验整体框图如下：由方波模块（niushengli_fb）、阶梯波模块（niushengli_jtb）、正弦波模块（niushengli_sin）、三角波模块（niushengli_sjb）、斜升锯齿波模块（niushengli_xsjcb）、斜降锯齿波模块（niushengli_xjjcb）、6选1选择器（niushengli_mux61）以及反向器（not）组成。

五．试验步骤：a)在桌面上双击quartus ii 9.0图标（或在开始中→程序→Aler a→quartus ii9.0）启动设计软件。

b)新建工程命名(niushengli_xhfsq),在新建VHDL文本文件，分别输入正弦波、方波、三角波、斜升锯齿波，梯形波，斜降锯齿波以及6选1选择器程序。

c)点击保存并命名（注意：命名应与程序实体名相同,后缀为：.vhd），编译，若有错误，则调试程序直至编译成功d)新建模块/原理图输入方式文件，用编译后生成的各信号模块编写原理图文件并设置为顶层文件（命名为niushengli_xhfsq.bdf）保存e)新建一个仿真波形文件，添加输入/输出信号节点，编辑信号节点波形并保存（命名为：niushengli_xhfsq.vwf）f)点击Assignments菜单，选择目标芯片（EP1K30TC144-3）并进行管脚配置（详情见附录3）g)点击编译器processing/Start Compilation，再点击Start Simulation命令启动仿真器，查看仿真波形并记录h)连接好pc机和GW48-CK实验箱，下载编译好的程序到试验箱，用示波器观察输出端波形，检验设计的信号发生器功能并记录六．试验结果：a)当键3、键2、键1组合为000时，输出方波仿真图形记录如下：b)当键3、键2、键1组合为001时，输出阶梯波仿真图形记录如下：c)当键3、键2、键1组合为010时，输出正弦波仿真图形记录如下：d)当键3、键2、键1组合为011时，输出三角波仿真图形记录如下：e)当键3、键2、键1组合为100时，输出斜降锯齿波仿真图形记录如下：f)当键3、键2、键1组合为101时，输出斜升锯齿波仿真图形记录如下：七．试验心的体会：通过俩周的设计，我的设计较好地完成了既定目标，能够产生正弦波、方波、三角波、锯齿波等6种波形，并能改变波形发生的频率。

通过三个按键组合，可在6种波形中任意切换，使所设计系统容易使用。

成功的实现了系统的功能。

在实验中也有失败，如当经过几天的努力把各个信号模块做好后进行了整体的运作后，波形怎么也不出现。

后来才知道原来我们设计的电路只有在特定的试验箱特定的参数设置后才能实验成功，多亏老师的指导让我们少走很多弯路。

也从中发现自己还有很多知识不懂，最终把波形弄出来了！在这次设计中，我更进一步地了解了开发项目该如何组织进行，对正弦波信号发生器、方波信号发生器、三角波信号发生器、锯齿波信号发生器的实现有了更好的理解。

同时也提高了查阅文档解决问题的能力，对EDA技术的运用有了深一层的认识，对VHDL程序语言设计有了更深的理解，并熟练掌握了杭州康芯硬件结构动态可配置型EDA+SOPC试验箱、北京达盛公司全开方式EDA+SOPC试验箱的用法。

通过本实验设计更增加了我对电子技术的热爱，对专业知识有了更透彻的认识！有因掌握了这一技术而更加自信。

相信通过今后的学习会更成为一个科技含量高的技术人才！在试验过程中，充分体会到团队精神的重要，我们很默契很团结，才最终把实验做成功。

通过实验也给自己一个成就感，让平时所学的知识有了实用的机会，达到了理论与实际相结合的目的，不仅学到了不少知识，而且锻炼了自己的能力，让我以后更有信心，无论遇到什么困难都要勇于克服，遇到问题要善于思考并虚心请教。

附录：（1）.多功能信号发生器FPGA芯片配置说明：本次多功能信号发生器设计采用VHDL语言设计并通过QUARTUS II软件编译、仿真完成后，需将生成的配置文件下载到EDA试验箱中测试输出波形。

有关配制情况说明如下：1.试验平台：GW48系列EDA/SOC试验开发系统2.FPGA芯片型号：Altera EP1K30TC144-31. --锯齿波（斜升）LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY niushengli_xsjcb IS -- 牛胜利（40604030109）PORT (clk,reset: IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0));END niushengli_xsjcb;ARCHITECTURE behave OF niushengli_xsjcb ISBEGINPROCESS (clk,reset)V ARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0);BEGINIF reset='0'THENtmp:="00000000";ELSIF clk'EVENT AND clk='1'THENIF tmp="11111111"THENtmp:="00000000";ELSEtmp:=tmp+1;END IF;END IF;q<=tmp;END PROCESS;END behave;2. --方波LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;ENTITY niushengli_fb IS--牛胜利（40604030109）PORT (clk,reset: IN STD_LOGIC;q:OUT INTEGER RANGE 0 TO 255); END niushengli_fb;ARCHITECTURE behave OF niushengli_fb IS SIGNAL a: BIT;BEGINPROCESS (clk,reset)V ARIABLE cnt: INTEGER;BEGINIF reset='0'THENA<='0';ELSIF clk'EVENT AND clk='1'THENIF cnt<63 THENCnt:=cnt+1;ELSEcnt:=0;a<=NOT a;END IF;END IF;END PROCESS;Process (clk,a)BEGINIF clk'EVENT AND clk='1'THENIF a='1'THENQ<=255;ELSEQ<=0;END IF;END IF;END PROCESS;END behave;3. --双阶梯波library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity niushengli_jtb isport(clk,reset:in std_logic;q:out std_logic_vector(7 downto 0));end niushengli_jtb;architecture a of niushengli_jtb isbeginprocess(clk,reset)variable tmp:std_logic_vector(7 downto 0);beginif reset='0' thentmp:="00000000";else if clk'event and clk='1' thenif tmp="11111111" thentmp:="00000000";elsetmp:=tmp+16;end if;end if;end if;q<=tmp;end process;end a;4．--正弦波library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity niushengli_sin is --牛胜利（40604030109）port(clk:in std_logic;reset:in std_logic;q:out std_logic_vector(7 downto 0));end niushengli_sin;architecture behav of niushengli_sin issignal b:integer range 0 to 63;signal d:integer range 0 to 255;beginprocess(clk)beginif reset='0'then b<=0;elsif clk'event and clk='1' thenif b=63 then b<=0;else b<=b+1;end if;end if;end process;process(b)begincase b iswhen 00=>d<=255; when 01=>d<=254; when 02=>d<=252; when 03=>d<=249;when 04=>d<=245; when 05=>d<=239; when 06=>d<=233; when 07=>d<=225;when 08=>d<=217; when 09=>d<=207; when 10=>d<=197; when 11=>d<=186;when 12=>d<=174; when 13=>d<=162; when 14=>d<=150; when 15=>d<=137;when 16=>d<=124; when 17=>d<=112; when 18=>d<=99; when 19=>d<=87;when 20=>d<=75; when 21=>d<=64; when 22=>d<=53; when 23=>d<=43;when 24=>d<=34; when 25=>d<=26; when 26=>d<=19; when 27=>d<=13;when 28=>d<=8; when 29=>d<=4; when 30=>d<=1; when 31=>d<=0;when 32=>d<=0; when 33=>d<=1; when 34=>d<=4; when 35=>d<=8;when 36=>d<=13; when 37=>d<=19; when 38=>d<=26; when 39=>d<=34;when 40=>d<=43; when 41=>d<=53; when 42=>d<=64; when 43=>d<=75;when 44=>d<=87; when 45=>d<=99; when 46=>d<=112; when 47=>d<=124;when 48=>d<=137; when 49=>d<=150; when 50=>d<=162; when 51=>d<=174;when 52=>d<=186; when 53=>d<=197; when 54=>d<=207; when 55=>d<=217;when 56=>d<=225; when 57=>d<=233; when 58=>d<=239; when 59=>d<=245;when 60=>d<=249; when 61=>d<=252; when 62=>d<=254; when 63=>d<=255;when others=>null;end case;end process;q<=conv_std_logic_vector(d,8);end behav;5 -- 三角波LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY niushengli_sjb IS --牛胜利（40604030109）PORT (clk,reset: IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0));END niushengli_sjb;ARCHITECTURE behave OF niushengli_sjb ISBEGINPROCESS (clk,reset)V ARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0);V ARIABLE a: STD_LOGIC;BEGINIF reset='0'THENtmp:="00000000";ELSIF clk'EVENT AND clk='1'THENIF a='0'THENIF tmp="11111110"THENtmp:="11111111";a:='1';ELSEtmp:=tmp+1;END IF;ELSEIF tmp="00000001"THENtmp:="00000000";a:='0';ELSETmp:=tmp-1;END IF;END IF;END IF;q<=tmp;END PROCESS;END behave;6. --锯齿波（斜降）LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;USE IEEE. STD_LOGIC_UNSIGNED.ALL;ENTITY niushengli_xjc IS --牛胜利（40604030109）PORT (clk,reset: IN STD_LOGIC;q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END niushengli_xjc;ARCHITECTURE behave OF niushengli_xjc ISBEGINPROCESS (clk,reset)V ARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0);BEGINIF reset='0'THENtmp:="11111111";ELSIF clk'EVENT AND clk='1'THENIF tmp="00000000"THENTmp:="11111111";ELSEtmp:=tmp-1;END IF;END IF;q<=tmp;END PROCESS;END behave;7. --六选一选择器LIBRARY IEEE;USE IEEE. STD_LOGIC_1164.ALL;ENTITY niushengli_MUX61 IS --牛胜利（40604030109）PORT (sel: IN STD_LOGIC_VECTOR (2 DOWNTO 0);d0,d1,d2,d3,d4,d5: IN STD_LOGIC_VECTOR(7 DOWNTO 0);q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END niushengli_MUX61;ARCHITECTURE behave OF niushengli_MUX61 ISBEGINPROCESS (sel)BEGINCASE sel ISWHEN "000" =>q<=d0;WHEN "001" =>q<=d1;WHEN "010" =>q<=d2;WHEN "011" =>q<=d3;WHEN "100" =>q<=d4;WHEN "101" =>q<=d5;WHEN OTHERS =>NULL;END CASE;END PROCESS;END behave;。