第二讲、Quartus_II开发环境及嵌入式逻辑分析仪使用
第2章_Quartus_II开发环境的使用
第2章_Quartus_II开发环境的使用Quartus II是一款由英特尔公司开发的集成电路设计软件，广泛应用于数字电路设计和可编程逻辑设备（PLD）的开发环境。
本章将介绍Quartus II开发环境的使用方法，并详细讲解其主要功能和操作流程。
首先，打开Quartus II软件，点击“文件”菜单，然后选择“新建项目”选项。
在出现的对话框中，输入项目名称和存储位置，并选择FPGA芯片型号。
点击“下一步”按钮，然后选择项目类型（一般为“普通VHDL项目”或“普通Verilog项目”），点击“下一步”按钮即可完成项目创建。
接下来，我们需要向项目中添加源文件。
点击“项目”菜单，然后选择“添加文件”选项。
在出现的对话框中，选择需要添加的源文件，点击“确定”按钮。
如果项目中有多个源文件，可以重复操作多次。
在项目中添加源文件后，我们需要进行编译。
点击“编译”菜单，然后选择“编译项目”选项。
Quartus II将对项目中的源文件进行语法检查和综合，并生成目标设备可执行文件。
接下来，我们需要进行功能仿真。
点击“工具”菜单，然后选择“RTL仿真器”选项。
在出现的对话框中，选择仿真源文件和仿真时长，点击“确定”按钮。
Quartus II将对源文件进行仿真，并生成波形图。
波形图生成后，我们可以对设计进行优化。
点击“工具”菜单，然后选择“组合逻辑优化器”选项。
在出现的对话框中，选择设计文件和优化选项，点击“确定”按钮。
Quartus II将对设计进行优化，并生成优化后的电路文件。
优化后的设计可以进行布局布线。
点击“工具”菜单，然后选择“物理编译器”选项。
在出现的对话框中，选择物理约束和布局布线选项，点击“确定”按钮。
Quartus II将根据物理约束对设计进行布局布线，并生成布局布线后的电路文件和报告。
布局布线完成后，我们可以进行时序分析。
点击“工具”菜单，然后选择“时序分析器”选项。
在出现的对话框中，选择设计文件和时钟约束，点击“确定”按钮。
quartusII13.0逻辑分析仪使用
Quartus II: SignalTap II Logic Analyzer的使用教程（基于quartus II 13.0）
1.点击Tools | SignalTap II Logic Analyzer
2.按照下图所设置的步骤进行设置：
添加实例名称，添加结点，设置采样时钟，设置采样深度，设置被测信号触发以及触发器模式，设置
3.新建实例并进行重命名如图：（该实例名称可以和工程中实例的名字相同）
4.为仿真实例添加结点，按软件提示新建结点
4.1打开结点查找器，将新建的实例的与工程中的信号结点绑定起来。
如图：点击1处设置过滤类型为前综合类型，点击2处的List，选择相应的结点。
4.2点击下图1导入结点，设置完成后，点击2处确定。
5.信号配置：
a)设置采样时钟：
点击1处，打开结点查找器，点击2搜索相应结点，并导入工程系统时钟，设置完
成后点击OK
b)设置采样深度，以及信号触发模式以及触发器模式按照下图进行设置即可
6.所有设置完成后点击保存，
7.按照如图下步骤进行硬件配置以及下载，然后进行JTAG调试
点击2处设置JTAG连接器硬件，
点击3处进行FPGA芯片扫描
点击4处进行下载
点击1处进行调试，观察仿真结果
8.运行结果如图所示：
9.注意：断电之后拔掉JTAG。
静电可以击穿芯片。
第二章 QuartusII基本使用方法
为了便于迅速了解SignalTapⅡ的使用方法，本节 以上面设计的信号发生器为例介绍SignalTapⅡ的使 用方法，而后进一步叙述SignalTapⅡ的其他使用方 法。
2.4.1
应用SignalTapII测试singt
2.5
嵌入式锁相环a1tPLL宏功能模块调用
PPCA片内嵌入式锁相环PLL可以与一输入的时钟信号 同步，并以其作为参考信号实现锁相，从而输出一至 多个同步倍频或分频的片内时钟，以供逻辑系统应用。 与直接来自外部的时钟相比，这种片内时钟可以减少 时钟延时和时钟变形，减少片外干扰；还可以改善时 钟的建立时间和保持时间。cyclone系列和Stratix系 列器件中的锁相环能对输入的参考时钟相对于某一输 出时钟同步独立乘以或除以一个因子，并提供任意相 移和输出信号占空比。 2.5.1 2.5.2 建立嵌入式锁相环PLL元件 测试锁相环PLL
2.4
使用嵌入式逻辑分析仪进行实时测试
随着逻辑设计复杂性的不断增加，在计算机上以 软件方式的仿真测试变得更加耗费时间，而不断需 要重复进行的硬件系统的测试同样变得更为困难。 为了解决这些问题，设计者可以将一种高效的硬件 测试手段和传统的系统测试方法相结合来完成。这 就是嵌入式逻辑分析仪的使用。它可以随设计文件 一并下载于目标芯片中，用以捕捉目标芯片内部， 设计者感兴趣的信号节点处的信息，而又不影响原 硬 件 系 统 的 正 常 工 作 。 这 就 是 QuartusⅡ 中 SignalTapⅡ的使用目的。
QuartusⅡ包括模块化的编译器。编译器包括的功 能模块有分析／综合器(Analysis&Synthesis)、适配 器(Fitter)、装配器(Assembler)、时序分析器 (Timing Analyzer)、设计辅助模块(Design Assistant)、EDA网表文件生成器(EDA Netlist Writer)、编辑数据接口(Compiler Database Interface)等。可以通过选择Start Compilation来 运行所有的编译器模块，也可以通过选择Start单独 运行各个模块。还可以通过选择Compiler Tool(Tools菜单)，在Compiler Tool窗口中运行该模 块来启动编译器模块。在Compiler Tool窗口中，可 以打开该模块的设置文件或报告文件，或打开其他相 关窗口。
第4章 Quartus II 使用方法嵌入式逻辑分析仪
EDA技术与VHDL第4章Qiartus II 使用方法1．创建工程准备工作KONXIN1．创建工程准备工作2. 创建工程2.创建工程2.创建工程3．编译前设置3．编译前设置4．全程编译K X康芯科技K X康芯科技4.1 QuartusII设计流程5．时序仿真5．时序仿真图4-10 波形编辑器5．时序仿真图4-11 设置仿真时间长度5．时序仿真图4-12 .vwf激励波形文件存盘4.1.2 创建工程图4-13 向波形编辑器拖入信号节点5．时序仿真图4-14 设置时钟CLK的周期5．时序仿真图4-15 设置好的激励波形图5．时序仿真图4-16 选择总线数据格式5．时序仿真图4-17 选择仿真控制5．时序仿真图4-18 仿真波形输出5．时序仿真图4-19 选择全时域显示6．观察RTL电路7．引脚锁定和下载图4-20 Assignment Editor编辑器7．引脚锁定和下载图4-21 表格方式引脚锁定对话框图7．引脚锁定和下载4-22 图形方式引脚锁定对话框8．编程下载图4-23 选择编程下载文件8．编程下载图4-24加入编程下载方式8．编程下载图4-25 双击选中的编程方式名9．AS模式编程图4-26 ByteBlaster II接口AS模式编程窗口10．JTAG间接模式编程图4-27 选择目标器件EP1C6Q24010．JTAG 间接模式编程图4-28 选定SOF文件后，选择文件压缩10．JTAG间接模式编程图4-29 用JTAG模式对配置器件EPCS1进行间接编程逻辑分析仪是一种类似于示波器的波形测试设备，它可以监测硬件电路工作时的逻辑电平（高或低），并加以存储，用图形的方式直观地表达出来，便于用户检测、分析电路设计(硬件设计和软件设计) 中的错误，逻辑分析仪是设计中不可缺少的设备，通过它，可以迅速地定位错误，解决问题，达到事半功倍的效果。
逻辑分析仪是利用时钟从测试设备上采集和显示数字信号的仪器，最主要作用在于时序判定。
QuartusII软件操作教程
时单击next按钮，进入到最后的汇总窗口，单击finish返回
主界面。
Quartus II 软件操作
2. 使用电路图绘制工具产生设计输入
常用的设计输入方法包括使用电路图绘制工具 和使用VHDL代码。这里先说明使用电路图绘制工 具的输入方法。该工具称为模块编辑器(Block Editor)。
示例:对于逻辑函数
Quartus II 软件操作
第三步 对设计的电路进行仿真 Quartus II包含仿真工具，它 们用于仿真已设计电路的行为功能。 在电路仿真之前，必须先创建输入 波形文件。 1） 使用波形编辑器。 选择File/New命令，在弹出的对 话框中选择Vector Waveform File 选项，单击OK按钮。将文件 命名为example_schematic.vwf并保 存。
Quartus II 软件操作
一. 简介 Altera公司的Quartus II软件提供了可编程片上 系统（SOPC）设计的一个综合开发环境，是进 行SOPC设计的基础，Quartus II集成环境包括 1．系统级设计 2．嵌入式软件开发 3．可编程逻辑器件（PLD）设计 4．综合 5．布局和布线 6．验证和仿真
Quartus II 软件操作
使用Waveform Editing(波形编辑)工具，该工具位于竖 直工具栏内,其形状类似于分别指向左侧和右侧的箭头,也可 以改变输入波形。选择该工具的时候，如果原始波形对应的 值等于0，那么拖过后波形对应的值变为1，如果原始波形对 应的值等于1，那么拖过后波形对应的值变为0。
画出相应的电路图。
f x1 x2 x2 x3
Quartus II 软件操作
第一步 画电路图 在Quartus II 界面中，选择File/new命令，在弹出的窗 口中，选择Design Files中的Block Diagram/Schematic File选项并单击ok按钮。此操作打开了模块编辑器窗口。在 该窗口中画出电路图，可以产生设计中需要的模块图文件。 1）导入逻辑门符号。 双击模块编辑器的空白区域，或者选择Edit/insert symbol,或者在工具栏中单击与门符号，在左面的libraries 方框内，列出了Quartus II 提供的若干库。单击 c:\quartus\libraries旁边的“+”号，然后单击primitives 旁边的“+”号，最后单击logic旁边的“+”号，选中and2， 放置到模块编辑器窗口。用同样的方法再放置一个两输入与 门，一个非门，一个两输入或门。
Quartus II 使用方法(2)
本课内容
QII使用方法 使用方法
QII设计流程详解 设计流程详解 SignalTap II应用介绍 应用介绍 LPM_ROM模块应用 模块应用 原理图设计方法
3
LPM_ROM宏模块应用 4.4 LPM_ROM宏模块应用
LPM: LPM: Library of Parameterized Modules
9
LPM_ROM宏模块应用 4.4 LPM_ROM宏模块应用
4.4.2 定制初始化数据文件
2．建立.hex格式文件 ．建立 格式文件
方法一：
将波形数据填入.hex文件表中 图4-40 将波形数据填入 文件表中
10
LPM_ROM宏模块应用 4.4 LPM_ROM宏模块应用
4.4.2 定制初始化数据文件
LPM_ROM宏模块应用 4.4 LPM_ROM宏模块应用
BEGIN
LPM_ROM宏模块应用 4.4 q LPM_ROM0); <= sub_wire0(7 DOWNTO 宏模块应用
altsyncram_component : altsyncram GENERIC MAP ( intended_device_family => "Cyclone", --参数传递映射 width_a => 8, --数据线宽度 数据线宽度8 数据线宽度 widthad_a => 6, --地址线宽度 地址线宽度6 地址线宽度 numwords_a => 64, --数据数量 数据数量64 数据数量 operation_mode => "ROM", --LPM模式 模式ROM 模式 参数的设置 outdata_reg_a => "UNREGISTERED", --输出无锁存 address_aclr_a => "NONE", --无异步地址清0 outdata_aclr_a => "NONE", --无输出锁存异步清0 width_byteena_a => 1, -- byteena_a输入口宽度1 init_file => "./dataHEX/SDATA.hex", --ROM初始化数据文件 初始化数据文件 lpm_hint => "ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=NONE", lpm_type => "altsyncram" ) --LPM类型 PORT MAP ( clock0 => inclock, address_a => address,q_a => sub_wire0 ); END SYN;
Quartus-ii-使用教程(完全版)
PORT (CLK ,D : IN STD_LOGIC ;
Q : OUT STD_LOGIC );
END ;
ARCHITECTURE bhv of DFF3 IS
SIGNAL Q1 : STD_LOGIC ;
BEGIN
PROCESS (CLK,D)
BEGIN
IF clk= '1'
then Q1 <= d ;
end if ;
end process ;
Q <= Q1 ;
END ;
智库中国
2012年12月4日
注: 以上内容为个人所做，仅为eda爱好者学习探讨之用，任何未经允许不得刊印出版。
一 新建工程
选择文件 新建工程
利用工程导航 创建工程
选择工程的存储文件夹、工程名以及工程的顶层文件
询问是否建立这个不存在的文件夹
选择试验箱的开发FPGA型号
出现最终选择的综述
单击确定
二操作主界面
选择工程的构建方式（原理图或者VHDL）
这里选择VHDL（硬件描述语言）进行构建
出现VHDL的编辑界面
输入一段VHDL语言这里以锁存器为例
最后编译一下，使所有设置编译进*.sof文件中
第二讲 QuartusII简介
3、DesignUnits
当前工程中的使用的所有设计单元。这些 单元既包含QuartusⅡ软件中自带的设计模 块（如乘法器、移位寄存器等），也包含 用户自己设计的单元模块。
信息区
信息区用于显示系统在编译和仿真过程中 所产生的指示信息。例如，语法信息、成 功信息等。信息区提供七大类操作标记信 息：ExtraInfo、Info、Warning、 CriticalWarning以及Error等。
图4-7 选择目标器件EP2C5T144
4.4 JTAG间接模式编程配置器件
图4-8 选定SOF文件后，选择文件压缩
4.4 JTAG间接模式编程配置器件
பைடு நூலகம்
图4-9 用JTAG模式对配置器件EPCS1进行间接编程
4.5 USB Blaster编程配置器件使用方法
图4-10安装USB驱动程序
4.5 USB Blaster编程配置器件使用方法
图3-12 设置仿真时间长度
3.5 时序仿真
图3-13 vwf激励波形文件存盘
3.5 时序仿真
图3-14 向波形编辑器拖入信号节点
3.5 时序仿真
图3-15 设置时钟CLK的周期
3.5 时序仿真
图3-16 选择总线数据格式
3.5 时序仿真
图3-17设置好的激励波形图
3.5 时序仿真
图3-18 选择仿真控制
Quartus开发系统
全集成设计工具
多种输入方法 逻辑综合 布局布线 仿真 时序和功耗分析
支持Windows、Linux 节点锁定和网络许可选项
QuartusⅡ软件支持的器件有：StratixⅡ、 StratixGX、Stratix、Mercury、MAX3000A、 MAX7000B、MAX7000S、MAX7000AE、 MAXⅡ、FLEX6000、FLEX10K、 LEX10KA、FLEX10KE、Cyclone、 CycloneⅡ、PEXⅡ、APEX20KC、 APEX20KE和ACEX1K系列。
QUARTUS II 使用入门
2、 QUARTUS II系统安装
2.1 QUARTUS II安装
对于安装Quartus II 7.2版本的系统必须满足以下最低要求： 硬件：运行速度为866MHz或更快Pentium III 以上计算机，
系统内存容量大于256M。
操作系统：Microsoft Windows 2000或Microsoft Windows XP。
编译的启动方法：
选择Processing菜单的Start Compilation项即可启动全程编译
编译过程中，status窗口会显示出当前的编译的进度。
下方的process栏中会显示出编译信息，如果有出错信 息就会在其中显示。双击出错的条文，即会弹出对应的
VHDL文件。
如果编译成功，就会出现一个编译成功的信息窗口 。
3.5 应用RTL电路观察器
Quartus II支持网表文件对应的RTL电路的生成。方法如下： 选择菜单Tool中的Netlist viewers项，在出现的次级菜单中选 择RTLviewer,即可观察到设计文件对应的RTL电路结构
3.6 引脚分配
所谓引脚分配就是将设计项目的输入输出端口分配到目 标芯片的对应管脚。引脚的分配可以由分配编辑器实现，也
（3）将设计项目的端口信号选入波形编辑器。 选择菜单Edit中的Insert Node or Bus项，弹出Insert Node or Bus对话框 .
单击Node Finder按钮出现Node Finder对话框
在Node Finder对话框的Filter框中选择“Pins: all”，然后单 击List按钮，此时在下方的Nodes Found窗口出现设计项目 中的所有端口的名称。
Quartus II的许可文件的设定步骤如下： 选择菜单Tools/LicenseSetup，弹出图7.2 所示 “LicenseSetup”对话框。 单用户许可方式(single-user licenses)：在“License file”对话框，点击“…”按钮选择License.dat 文件即可。 最后单击OK，完成设定。文件所许可的AMPP and MegaCore functions会出现在“Licensed AMPP/MegaCore functions”窗口中。
QuartusII软件使用说明
第二章Quartus II的使用2.1 Quartus II概述Quartus II是Altera公司继MAX＋PLUS II后，所提供的FPGA/CPLD开发集成环境，主要针对本公司新器件和大规模FPGA的开发。
Quartus II提供一个容易适应特定设计所需要的完整的多平台设计环境。
它不仅包括FPGA/CPLD设计所有阶段的解决方案，而且也提供可编程片上系统（SOPC）设计的综合性环境。
Quartus II除了保留有MAX＋PLUS II的特色外，也可以利用第三方的综合工具，如Synopsys、NativeLink、仿真工具ModelSim等。
2.1.1 设计的主要环节Quartus II可以使设计者完成设计输入、分析与综合、仿真、布局布线、时序分析及编程下载等工作。
下图显示了使用Quartus II进行设计的各主要环节。
全编译图2.1.1 Quartus II进行设计的主要环节这几个环节分别介绍如下：1.设计输入设计输入包括图形输入和硬件描述语言（HDL）文本输入两大类型。
本次实验中主要用到其中的原理图输入和VHDL输入两种方式。
HDL设计方式是现今设计大规模数字集成电路的常用形式，除IEEE标准中VHDL与Verilog HDL两种形式外，还有各自FPGA厂家推出的专用语言，如Quartus II下的AHDL。
HDL语言描述在状态机、控制逻辑、总线功能方面较强；而原理图输入在顶层设计、数据通路逻辑等方面具有图形化强、功能明确等特点。
Quartus II支持层次化设计，可以在一个新的输入编辑环境中调用不同输入设计方式完成的模块，从而完成混合输入设计以发挥二者各自特色。
212.分析与综合在完成设计输入之后，即可对其进行分析与综合。
其中先进行语法的分析与校正，然后依据逻辑设计的描述和各种约束条件进行编译、优化、转换和综合。
最终获得门级电路甚至更底层的电路描述网表文件。
因此，综合就是将电路的高级语言（如行为描述）转换成低级的，可与FPGA/CPLD的基本结构相映射的网表文件或程序。
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编 程 下 载
开发过程
电 路 输 入 原理图方式
HDL方式 原理图与HDL 混合方式
编 译 综 合
Altera综合工具 第三方工具
仿 真 分 析
功能仿真 时序仿真
编 程 下 载
主动AS方式 被动PS方式
§2.2. Quartus 软件主窗口
§2.2. Quartus 软件主窗口
菜单和工具栏 Project Navigator
相位累加器
波形信号产生
幅度控制
决定输出信 号的频率和 相位
存储各种 波形数据
DA输出控制
DDS设计
DDS设计实验： 1、能够产生正弦波、方波、三角波等三种波形。 2、 相位累加器步长可控，累加频率可控； 3、输出信号幅度可控； 4、可通过嵌入式逻辑分析仪观察波形；
六、 嵌入式逻辑分析仪
三项主要缺点：
如图所示是利用Quartus进 行CPLD/FPGA开发的基本 流程框图。从图中可以看出， Quartus软件实现了从设计 输入到下载的所有功能。
§2.1. 在设计输入阶段，Quartus提 供了多种输入编辑器,支持硬 件描述语言，图形描述的输 入。同时还通过MegaWizard 提供参数化的模型库。 综合阶段, 除了自身的综合 器,Quartus还支持多种主流 的第三方的综合工具。这些 综合工具可以无缝的衔接到 Quartus的设计开发流程中。 布局布线主要由Quartus的 Fitter等工具完成。 Quartus软件同时也支持增量 编译，LogicLock 。
第二讲、Quartus Ⅱ 开发环境
§3.1. Quartus Ⅱ软件简介 §3.2. Quartus Ⅱ软件主窗口 §3.3. Quartus Ⅱ各功能窗口 §3.4. 嵌入式逻辑分析仪使用
第二讲、Quartus Ⅱ 开发环境
Quartus是Altera公司的全 功能，多平台的开发平台， 同时也是一个综合性的 SOPC开发环境。Quartus 包括了针对CPLD和FPGA 开发过程中所有阶段的解决 方案。
DDS设计
DDS的工作原理是以数控振荡器的方式产生 频率、相位可控制的正弦波（本例加入三角波， 方波）。电路一般包括基准时钟、频率累加器、 相位累加器、幅度/相位转换电路、D/A转换器。 频率累加器对输入信号进行累加运算，产生频 率控制数据（frequency data或相位步进量）。
DDS结构图 步长输入及 频率控制 波形控制 输入 幅度控制 输入
内嵌式逻辑分析仪的使用
三项主要优点： 1. 它们的使用不增加引脚。可通过FPGA 上已有的专门 JTAG引脚访问，即使没有其它可用引脚，这种调试 方法也能得到内部可视能力。 2. 简单的探测。探测包括把结点路由到内部逻辑分析仪 的输入，不需要担心为得到有效信息，应如何连接到 电路板上，也不存在信号完整性问题。 3. 内核是便宜的。FPGA厂商把他们的业务模型建立于 用芯片所获取价值的基础上，所以所用的调试IP 通常 能以低于$1,000美元的价格获得。
§2.3. Quartus II 各功能窗口
Timing Analyzer Tool窗口
在菜单栏选择Tools->Timing Analyzer Tool即打开 Timing Analyzer Tool窗口。 Timing Analyzer Tool对综合后的工程做时序分析， 给出各项时序参数，并计算出现有设计运行的最高频 率，同时给出最差的时序情况，以便进一步的进行约 束和优化。
七、 SignalTap II 主要功能（2）
•每个分析仪具有10个基本或高级触发级别
七、 SignalTap II 主要功能（3）
基本触发功能
使用基本触发条件，可以对给定的信号或者总线指定数 值，而不必关心其上升沿、下降沿，电平的高低或任何 一个边沿条件。
高级触发功能
第二章、Quartus Ⅱ 开发环境
§2.3. Quartus II 各功能窗口
§2.3. Quartus II 各功能窗口
Setting窗口
§2.3. Quartus II 各功能窗口
在菜单栏选择Assignments->Setting或者点击快 捷建Ctl+Shift+E进入Setting窗口。 和当前工程相关的所有设置信息都可以在这个 窗口找到。包括设计项目文件管理，用户库设 置，器件选择和设置。EDA工具设置，综合设 置，仿真设置，时序分析设置，优化设置等。
§2.2. Quartus 软件主窗口
Status窗口
Status窗口显示Quartus软件在综合和编译过 程中的进度，并显示各项操作使用的时间。
§2.2. Quartus 软件主窗口
Message窗口和Tcl Console窗口
Message窗口显示Quartus软件在处理过程中的 各种输出信息，比如综合过程的警告信息，以 及输入文件的出错信息。在设计输入过程中， 主要就通过Message窗口的输出信息对设计输入 进行修改。 Quartus软件也提供Tcl控制台窗口，quartus软 件的各项操作都可以通过Tcl Console输入命令 和用户编写Tcl脚本来实现。
§2.3. Quartus II 各功能窗口
向量波形文件编辑窗口
波形仿真之前要新建向量波形文件并设置好各输入端 的波形。 新建向量波形文件之后即进入编辑界面，在编辑界面 下，用户可以导入需要仿真的节点，并利用波形绘制 工具各输入端的波形。
§2.3. Quartus II 各功能窗口
MegaWizard 窗口
七、 SignalTap II 主要功能（1）
每个器件上的多个逻辑分析仪
SignalTap II逻辑分析仪在每个器件中支持逻辑分析仪IP 函数的多个实例。此特性实现了器件中每个时钟域上单 独且唯一的嵌入式逻辑分析仪功能。
实例管理器对话框识别出设计中等待测试的所有验证过 的逻辑分析仪，他们可以用来捕获并存储数据。该对话 框还可以对用来生成每个分析仪的资源进行估算。
§2.3. Quartus II 各功能窗口
在菜单栏选择Tools->MegaWizard Plug-in Manager即进入 MegaWizard窗口。 Altera提供了一系列可以直接调用的功能模块和组件，这一 集合称为MegaCore，这些模块和组件既有Altera的参数化 模型库，也有第三方公司提供的IP Core。在Quartus中,通 过MegaWizard来调用MegaCore中的各种模块和组件。 在MegaWizard窗口中列出了已有的模块和组件。主要包括： Arithmetic：一些数学运算功能模块。 Communication：几个通信功能模块。 DSP：数字信号处理常用到的IP，例如数字滤波器和FFT 。 Interface：通用的接口IP，例如PCI。 另外还有以参数化模型库的形式实现的和Altera FPGA芯片 结构相关的各种存储和IO模块。
其中最基本的也就是Device选项，包括FPGA器 件的选择，不用的管脚设置等，这是任何一个 工程都必须做的配置。
§2.3. Quartus II 各功能窗口
Compiler Tool窗口
在菜单栏选择Tools->Compiler Tool即打开 Compiler Tool窗口。 Quartus软件工具栏提供了对工程进行完全编译 的按钮，通过Compiler Tool窗口，可对设计中 的各个流程进行单独的操作并分别查看每一步 的输出结果。
§2.3. Quartus II 各功能窗口
Simulator Tool窗口
在菜单栏选择Tools>Simulator Tool即打开 Simulator Tool窗口。 当用户完成设计文件 的输入和全编译以后， 在Quartus中选择菜单 栏->Processing>Generate Functional Simulation netlist生成 仿真用的网表文件，再 新建vwf文件，并设置 好输入端波形, 即可进 入Simulator Tool窗口进 行波形仿真并查看输出 波形是否符合设计要求
1. 内核的尺寸限制了FPGA中逻辑资源的利用。此外
由于波形数据占用FPGA内部存储器，使信号采样的 数
据量有限。 2. 设计工程师必须放弃把内部存储器用于调试，存 储 器的利用取决于系统的设计。
3. 内部逻辑分析仪只工作于状态模式。它们捕获的
六、 嵌入式逻辑分析仪
数据捕获分为两类： 异步捕获获取信号的时间信息。在这个模 式中，逻辑分析仪内部时钟用于数据取样，取 样速度越快，测量分辨率越高。在目标设备与 分析仪捕获的数据之间, 没有固定的时间关系。 当SUT信号间的时间关系成为主要考虑 因素时，通常使用这种捕获模式。
注： SUT为待测系统
六、 嵌入式逻辑分析仪
同步捕获用于获取SUT“状态”。一个源自 SUT的信号确定了取样点（何时、间隔多久一 次）。用于为捕获确定时间的信号可以是系统 时钟、总线控制信号或一个引发SUT改变状态 的信号。数据在活动边缘取样，代表逻辑信号 稳定时SUT所处的状态。当且仅当所选信号有 效时，逻辑分析仪才能够完成取样操作。此 时，不考虑两个时钟事件之间所发生的操作。
Quartus II 主窗口
Status
Message
Tcl Console
§2.2. Quartus 软件主窗口
编辑器文档窗口
这是Quartus软件界面的主要部分，所有的输 入设计文档都在此窗口显示和编辑。
§2.2. Quartus 软件主窗口
Project Navigator窗口
Project Navigator显示了当前工程的相关信息，并 以图形的方式显示出工程的层次体系结构，显示 工程的文件，设计单元信息。同时也显示出工程 设计消耗的资源信息。 通过Project Navigator的Files栏，可以在设计输入 文件中快速的选择切换。 通过右键->Customize Columns可以定制Project Navigator的显示信息。