毕业设计178基于FPGA的FIR滤波器设计
基于FPGA的FIR数字滤波器设计
1、F PGA技术简介现场可编程门阵列FPGA是80年代末开始使用的大规模可编程数字IC器件，它充分利用EDA技术进行器件的开发与应用。
用户借助于计算机不仅能自行设计自己的专用集成电路芯片，还可在计算机上进行功能仿真和时序仿真，及时发现问题，调整电路，改进设计方案。
这样，设计者不必动手搭接电路、调试验证，只需短时间内在计算机上操作即可设计出与实际系统相差无几的理想电路。
而且，FPGA器件采用标准化结构，体积小、集成度高、功耗低、速度快，可无限次反复编程，因此成为科研产品开发及其小型化的首选器件，其应用极为广泛。
3.1 FPGA工作原理FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输入输出模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。
现场可编程门阵列（FPGA）是可编程器件，与传统逻辑电路和门阵列（如PAL，GAL及CPLD器件）相比，FPGA具有不同的结构。
FPGA利用小型查找表（16×1RAM）来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块。
FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程。
3.2 FIR滤波器特点1）采用FPGA设计ASIC电路(专用集成电路)，用户不需要投片生产，就能得到合用的芯片。
2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
3）FPGA内部有丰富的触发器和I/O引脚。
电子科大毕设——基于FPGA的FIR滤波器的设计(第三章)
第3章 基于FPGA 设计FIR 滤波器在前面几章讨论了基于FPGA 设计FIR 滤波器的相关原理及其相关的基础知识。
在本章中将针对前面提到的原理和方法进行进一步的应用和组合。
3.1 指标的确定在本文的设计中，所确定的指标如下：(1) 带宽100MHZ ，最小阻带衰减-35db ，带内波动小于2db 。
(2) 综合仿真。
(3) 设计出满足上述性能指标并且所需资源最少的FIR 滤波器。
(4) 阶数：22。
3.2 设计思路将输入信号的每一位通过四个延时器后，以每位信号的4个引出点作为选择控制端，选择出己经算好的系数，每一位信号选取存储器中的不同位上的数值，达到乘法移位的功能，并送到累加器。
累加器将8位信号选择出的8个数据累加后输出，得到滤波结果。
为了充分利用FPGA 中四输入查找表的电路结构，采用每8节为滤波器的一个基本单元.对于64节滤波器的设计，采用8个基本滤波单元。
3.2.1 FIR 滤波器的基本算法（1） 加法器的设计加法器是数字系统中最常用的运算电路，其他运算电路如减法器、乘法器和除法器等都可以利用加法器来实现，在本设计的中也大量的使用到了加法器。
一个基本N 位二进制加法器/减法器由N 个加法器组成。
每个加法器都执行如下的布尔方程[19]：k x =k s XOR k y y XOR k k k k c y x c ⊕⊕= (3.1)进位位按如下方法计算：1+k c =(k x AND k y ) OR (k x AND k c ) OR (k y AND k c )=(k x k y )+(k x k c )+(k y k c ) (3.2) 最简单的加法器结构称为并行加法，如图 3.4所示，是位串行格式的。
图3.4并行加法器在quartusII中提供宏模块lpm_add_sub来构造加法器和减法器。
表3.1列出了lpm add_sum 的基本逻辑参数[19]。
（2）乘法器的设计乘法器是构成DSP系统的基本部件，也是FIR数字滤波器的基本运算。
基于FPGA的FIR滤波器设计与实现
目录引言................................... 错误！未定义书签。
第一章 FPGA的设计流程 ................... 错误！未定义书签。
1.1 FPGA概述 ................................... 错误！未定义书签。
1.2 FPGA设计流程................................. 错误！未定义书签。
1.3硬件描述语言HDL(Hardware Description Language) 错误！未定义书签。
1.4 FPGA开发工具Quartus Ⅱ软件设计流程 ......... 错误！未定义书签。
第二章有限冲激响应(FIR)滤波器的原理及设计.... 错误！未定义书签。
2.1数字信号处理基础原理.......................... 错误！未定义书签。
2.2 FIR滤波器背影知识........................... 错误！未定义书签。
2.3 FIR数字滤波器原理............................ 错误！未定义书签。
2.4 利用窗函数法设计FIR滤波器................... 错误！未定义书签。
第三章 FIR 数字滤波器的FPGA实现........... 错误！未定义书签。
3.1串行FIR滤波器原理............................ 错误！未定义书签。
3.2分布式算法基础................................ 错误！未定义书签。
3.3直接型FIR滤波器的原理结构图.................. 错误！未定义书签。
3.4具有转置结构的FIR滤波器...................... 错误！未定义书签。
第四章结论与总结......................... 错误！未定义书签。
基于FPGA的FIR滤波器设计
FIR滤波器设计1项目背景1.1FIR和IIR滤波器FIR（Finite Impulse Response）Filter：有限冲激响应滤波器，又称为非递归线性滤波器。
FIR滤波器，顾名思义，其脉冲响应由有限个采样值构成。
长度（抽头数）为N、阶数为N−1的FIR系统的转移函数、差分方程和单位冲激响应分别如下列三式所示。
图510IIR（Infinite Impulse Response）Filter：无限冲激响应滤波器，又称为递归线性滤波器。
FIR相对与IIR来说，具有如下的优点：可以具备线性相位特性线性相位的概念：如果滤波器的N个实值系数为对称或者反对称结构，该滤波器具有线性相位。
W(n)=±W(N−1−n)W(n)=±W(N−1−n)线性相位的特性：通过线性相位滤波器的信号的所有频率部分具有相同的延迟量。
易于设计但FIR也有自身的缺点：同样指标的滤波器，FIR需要更多的参数，即实现时消耗更多的计算单元，产生更大的延迟。
1.2FIR滤波器的原理信号通过一个FIR滤波器其实就是信号与FIR滤波器的系数进行卷积（即乘累加）的过程。
我们以一个简单信号模型为例，了解一下FIR波形器的原理。
现在有三组信号，分别是：信号1：低频信号，即在时域上变化慢的信号，其输入先后为11112222。
信号2：直流信号，其输入先后为1111111。
信号3：高频信号，即在时域上变化快的信号，其输入先后为12121212。
简单的滤波器模型低通滤波器：11信号1与低通滤波器进行卷积运算，其结果再除以2，得到如下数据：111 1.5222。
可以看到，低频信号经过低通滤波器后，各个点仍然保持了其形状，而且在1变成2时，还变平缓了。
信号2与低通滤波器进行卷积运算，其结果再除以2，得到如下数据：1111111。
可以看到，直流信号与输入的信号完成相同。
信号3与低通滤波器进行卷积运算，其结果再除以2，得到如下数据：1.5 1.5 1.5 1.5 1.5 1.51.5。
基于FPGA的FIR滤波器设计书
基于FPGA的FIR滤波器设计书1 概述我们学生通过这次的课设深入理解和消化了基本理论、进一步提高综合应用能力并且锻炼独立解决问题的能力，我们将《数字信号处理》、《集成电路原理与应用》和《FPGA 系统设计与应用》几门课程融合在一起综合应用设计一个实用的数字FIR 滤波器。
本报告中首先讲解了这次设计的具体内容，以及所要求的数字 FIR 滤波器的技术指标。
然后，数字滤波器的一些设计方法，并具体确定我这次设计所用的设计方案。
滤波器在matlab 中的设计方法应用。
通过matlab 得到所需滤波器的具体参数h（n），然后用这些所设计的参数，通过Quartus ii 工具编程具体实现滤波器功能。
这次滤波器实现过程中，用到以下小模块：延时器，加法器，乘法器，减法器。
2 课程设计要求及注意事项1．设计过程以小组为单位，各组设一个组长，负责组织和协调本小组的讨论、任务分工等；2．设计过程必须在本组内独立完成，不得跨组参考或抄袭，避免方案出现雷同；3．设计书一律采用专用报告纸，用统一封面装订；4．课程设计原则上在3 周内做完；5．最后一周周五进行优秀设计方案评选，在各组推选代表进行方案介绍的基础上，推选出2-3 个优秀设计方案。
6．学有余力的学生在完成必做设计内容的基础上，可对内容进一步展开设计，以提高综合应用能力，锻炼独立解决问题的能力。
3 课程设计内容3.1 课程设计题目及要求3.1.1 设计题目：基于 FPGA 的 FIR 滤波器设计3.1.2 设计要求利用所学知识，采用MATLAB 和FPGA 相结合完成FIR 滤波器的设计仿真。
采用直接法或分布式算法实现FIR 数字滤波器，了解两种算法的优缺点，选择其中一种算法，得出用它来实现FIR 滤波器的硬件结构，对其实现方式进行研究，分别采用合适的方法来设计，最后利用FPGA 器件实现FIR 数字滤波器的硬件电路，并用Matlab 对实现的结果进行仿真分析。
设计指标：1）类型：FIR 低通2）系统采样频率：Fs=10KHz；3）输入序列位宽为8 位的有符号数（最高位为符号位）；4）输出结果保留8 位5）窗口类型为 kaiser 窗，β=0.5； 6）滤波器长度为N=16；3.2 数字滤波器简介及结构3.2.1 简介 滤波器是用来进行频率选择或频率分辨操作的线性时不变系统的通称。
FPGA课程设计报告--基于FPGA的FIR滤波器的设计
目录一设计目的 (2)二设计要求 (2)2.1、基本要求 (2)2.2、提高部分 (3)三设计原理 (3)3.1、线性FIR滤波器原理 (3)3.2 设计分析 (5)3.3 实验结果分析验证提示 (6)3.4 DDS原理简介 (6)四设计思路 (7)4.1基于matlab工具的滤波器系数计算 (8)五设计内容 (10)5.1、寄存器模块 (10)5.2加法器模块 (11)5.3 减法器模块 (14)5.4 乘法器模块 (16)六结果分析 (21)七参考文献 (23)八心得体会 (24)基于FPGA的FIR滤波器的设计一设计目的为了帮助学生深入理解和消化基本理论、进一步提高综合应用能力并且锻炼独立解决问题的能力，我们将《数字信号处理》、《集成电路原理与应用》和《FPGA系统设计与应用》几门课程融合在一起开设的FPGA综合实验课程设计。
主要从以下两方面考虑：1、设计内容突出FPGA及信号处理的理论和技术的综合应用。
如在数字滤波实验中，要求学生能够熟悉数字滤波器的基本原理，并能运用VHDL语言实现数字滤波。
并采用MATLAB软件实现的结果与运用VHDL实现的仿真结果进行，来验证其正确性。
最后通过实验装置进行硬件实现，并对结果进行综合分析。
2、如何将《数字信号处理》、《集成电路原理与应用》和《《FPGA 系统设计与应用》三门课程有机的结合起来，设计一实际的系统。
由学生在所学知识的基础上，查阅相关资料，自主设计，通过实验装置进行实现，并对结果进行综合分析，寻找最佳设计方案。
希望学生通过完成一个利用FPGA实现信号处理相关的课题的理论设计、程序设计和实验调试任务，提高他们分析解决实际问题的能力。
本设计要求运用课程所学知识，进行算法实现、 Matlab 仿真，VHDL程序设计，FPGA开发平台上调试，加深对FPGA在信号处理知识领域的理解与运用，培养对FPGA系统的开发技能。
二设计要求2.1、基本要求利用所学知识，采用VHDL语言完成FIR滤波器的设计仿真。
基于FPGA的FIR数字滤波器的设计及仿真设计
1 绪论本章主要论述该课题的研究意义，目前在世界上的发展情况，以及我在这篇论文中所用到的主要的设计方法与设计工作。
1.1 课题研究的意义许多工程领域都涉及到如何能在强背景的噪声信号和干扰信号中提取到真正的信号。
如：遥感和遥测系统，通信系统，雷达系统，航天系统等，这就要求有信号的滤波。
滤波器的带宽等性能，处理速度的要求随着现在对高速，宽带，实时信号处理的要求越来越高，也随之提高。
系统的稳定性和后续信号的处理受滤波器的性能好坏程度影响常大。
[1]1.2 国内外研究动态1.2.1 数字信号处理的发展动态一般可以用两类方法来实现FIR滤波器的设计。
一类通过软件来设计实现，使用常见的电脑语言如高层次的C / C + +跟MATLAB语言。
此方法用于教学或算法仿真。
但是采用软件的方法不能实现实时性。
目前可以通过以下几种方式在硬件中来实现，。
一种是使用可编程的主要数学单位是一个乘法累加器（MAC）的通用DSP 芯片编程。
实时数字信号能够实现高速的处理，是因为MAC在一台机器时钟周期就能完成乘法累加操作，同时在硬件上还辅助与不同的流水结构和哈佛架构。
然而，在应用时受到了限制，是由于硬件结构和流水结构是固定不变的。
一种是使用专用的ASIC数字信号处理芯片。
这种方法是芯片尺寸小，高性能，保密性好。
其缺点是一个单一功能的芯片，多是针对一定的功能而设计，灵活性不够。
另一种方法是使用可编程逻辑器件（FPGA / CPLD）。
FPGA所具有得可编程逻辑的灵活性突破了流水线结构和并行处理的局限性，可以很好的实现实时信号处理功能。
研发过程中它的可移植性更好，可以缩短开发周期。
[2~11]1.2.2 FIR数字滤波器的FPGA实现使用FPGA技术设计的FIR数字滤波器在目前通常采用的是乘法器结构和分布式算法结构。
乘法器结构，有乘累加结构与并行乘法器结构两种形式。
乘累加结构是最简单的一种，占用资源少，缺点是处理速度慢;并行乘法器结构比较复杂，但是如果能够加上流水结构，信号就能够实现高速的处理，但是它还是会受到处理速度和数量的限制。
基于matlab和FPGA联合仿真的FIR低通滤波器设计报告
FIR低通滤波器设计报告1.设计内容本设计是基于FPGA的一个FIR低通滤波器设计，给定一段有高频干扰的信号，要求使用matlab设计出一个低通滤波器滤除其干扰频率，并取出10000到10160点进行时频分析。
然后使用verilog语言编写出滤波器，联合modelsim进行编译仿真，并将结果与matlab结果进行对比。
2.设计原理FIR滤波器响应（简称FIR）系统的单位脉冲响应()H z在h n为有限长序列，系统函数()有限z平面上不存在极点，其运算结构中不存在反馈支路，即没有环路。
如果()h n的长度为N，则它的系统函数和差分方程一般具有如下形式：根据差分方程直接画出FIR滤波器的结构，称为直接型结构。
如图所示：图 FIR滤波器直接结构FIR滤波器的特点：单位脉冲响应序列为有限个；可快速实现；可得到线性相位；滤波器阶数较高。
对线性时不变系统保持线性相位的条件是：单位脉冲响应为偶对称或奇对称。
即：为设计线性滤波器，应保证h(n)为对称的。
1）若N为偶数，其线性相位FIR滤波器的对称结构流图：图若N为偶数线性相位FIR滤波器的对称结构流图图中：“ +1 ”对应偶对称情况，“ -1 ”对应奇对称情况。
当n为奇数时，最后一个支路断开。
2）若N为奇数，其线性相位FIR滤波器的对称结构流图：图 N为奇数线性相位FIR滤波器的对称结构流图在本设计中，我们采用线性FIR低通滤波器，所采用的阶数N=8，所以是偶对称的，估采取图的结构，其中“±1“取“＋1”。
3.设计思路首先要用matlab对给定的信号进行时频分析来确定干扰信号的中心频率，然后再设计出相应的数字滤波器进行滤波，最后要在FPGA上实现FIR滤波器。
首先要确定滤波器的抽头系数。
其系数的确定，我们可以通过两种办法来实现：第一种就是通过matlab编写FIR滤波器程序，然后直接导出抽头系数“h （n）”，另外一种办法就是使用matlab自带的FDATOOL简便地设计一个FIR滤波器，然后导出系数。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
目录引言 (1)1．软件及硬件平台 (1)1．1VHDL语言特点 (2)1．2MAX PLUS II开发环境 (3)1．3可编程逻辑器件 (4)1．4ALTERA公司FLEX10K系列 (5)2．FIR滤波器基本理论 (6)2．1数字滤波器概述 (6)2．2有限长单位冲激响应(FIR)滤波器 (6)2．2．1 FIR滤波器特点 (6)2．2．2 FIR滤波器结构 (6)2．3FIR数字滤波器的实现方法 (8)3.基于FPGA实现FIR滤波器的研究 (9)3．1基于乘法器结构的FIR滤波器在FPGA上的实现结构 (9)3．1．1基于乘累加 FIR 滤波器结构 (9)3．1．2 基于并行乘法器直接型 FIR 滤波器结构 (10)3．2基于分布式（DA）算法的FIR滤波器在FPGA上实现结构 (11)3．2．1 用分布式原理实现FIR滤波器－串行方式 (12)3．2．2 用分布式原理实现FIR滤波器－并行方式 (13)3．3CSD码及最优化方法 (14)4．线性相位FIR滤波器的设计 (16)4．1FIR滤波器的设计要求 (16)4．2软件环境和硬件平台选择 (16)4．3FIR滤波器的设计方案 (16)4．4各模块设计 (17)5．仿真结果及分析 (21)5．1仿真结果 (21)5．2仿真结果分析 (22)6．总结 (22)致谢 (23)参考文献 (23)ABSTRACT (25)基于FPGA的FIR滤波器设计摘要：本文提出了一种采用现场可编程门阵列器件(FPGA)实现FIR数字滤波器的方案，并以Altera公司的FPGA器件EPF10K30为例完成了FIR滤波器的模块化设计过程。
底层采用VHDL语言描述设计文件,顶层使用底层产生的模块连接组成FIR滤波器,并在MAX+plusII上进行了实验仿真。
仿真结果表明：该设计方案可行，可为今后的数字滤波器模块化研究提供另一种思路。
关键词:VHDL;FPGA;FIR滤波器;Maxplus引言许多工程技术领域都涉及到信号，这些信号包括电的、磁的、机械的、热的、声的、光的及生物体的等等。
如何在较强的背景噪声和干扰信号下提取出真正的信号并将其用于实际工程，这正是信号处理要研究解决的问题。
20世纪60年代，数字信号处理理论得到迅猛发展，理论体系和框架趋于成熟，到现在它已经成长为一门独立的数字信号处理学科。
数字滤波器在数字信号处理中占有很重要的地位，它涉及的领域很广，如：通信系统、系统控制、生物医学工程、机械振动、遥感遥测、地质勘探、航空航天、电力系统、故障检测、自动化仪器等。
系统数字滤波是提取有用信息非常重要而灵活的方法，是现代信号处理的重要内容。
相对于模拟滤波器，数字滤波器没有漂移，能够处理低频信号，频率响应可接近理想特性，且精度很高又容易集成。
在现代电子系统中，FIR数字滤波器以其良好的线性特性被广泛使用，属于数字信号处理的基本模块之一。
在工程实践中，往往要求对信号处理要有实时性和灵活性，而已有的一些软件和硬件实现方式则难以同时达到这两方面的要求。
硬件描述语言（VHDL）是数字系统高层设计的核心，是实现数字系统设计新方法的关键技术之一。
随着可编程逻辑器件在速度和集成度方面的飞速发展，使用FPGA来实现FIR滤波器，既具有实时性，又兼顾了一定的灵活性，越来越多的电子工程师采用FPGA器件来实现FIR滤波器，FIR数字滤波器在数字信号处理系统中应用非常普遍，常被用来对原始（或输入）样本数据进行消除高频、抑制噪声等处理以产生所需的输出。
数字滤波器的好坏对相关的众多工程技术领域影响很大，一个好的数字滤波器会有效地推动众多工程技术领域的技术改造和科学发展。
所以对数字滤波器的工作原理、硬件结构和实现方法进行研究具有一定的意义。
本设计将采用现场可编程门阵列器件(FPGA)实现FIR数字滤波器的方案，底层采用VHDL语言描述设计文件，顶层使用底层产生的模块连接组成FIR滤波器，并在Max+plusII上进行实验仿真。
由仿真结果判断设计的可行性。
1．软件及硬件平台1．1 VHDL语言特点VHDL是一种全方位的硬件描述语言，包括系统行为级、寄存器传输级和逻辑门级多个设计层次,支持结构、数据流和行为三种描述形式的混合描述，因此VHDL几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上的电路设计过程都可以用VHDL来完成。
VHDL还具有以下优点：(1)VHDL的宽范围描述能力使它成为高层次设计的核心，将设计人员的工作重心提高到了系统功能的实现与调试，而花较少的精力于物理实现。
(2)VHDL可以用简洁明确的代码描述来进行复杂控制逻辑的设计，灵活且方便，而且也便于设计结果的交流、保存和重用。
(3)VHDL的设计不依赖于特定的器件，方便了工艺的转换。
(4)VHDL 是一个标准语言，为众多的EDA厂商支持，因此移植性好。
VHDL设计是行为级的设计，所带来的问题是设计者的设计思想与实际电路结构是相脱节的。
设计者主要是根据VHDL的语法规则，对系统目标的逻辑行为进行描述，然后通过综合工具进行电路结构的综合、编译、优化，通过仿真工具进行逻辑功能仿真和系统延时的仿真。
实际设计过程中，由于每个设计工程师对语言规则、对电路行为的理解程度不同，每个是大相径庭。
因此，即使最后综合出的电路都能实现相同的逻辑功能，其电路的复杂程度和时延特性都会有很大的区别，甚至某些臃肿的电路还会产生难以预料的问题。
从这些问题出发，很有必要深入讨论在VHDL设计中如何简化电路结构，优化电路设计的问题。
一段独立的VHDL代码至少包含3个组成部分：库（LIBRARY）声明：列出了当前设计中需要用到的所有库文件，如ieee，std和work等。
实体（ENTITY）：定义了电路的输入/输出引脚。
构造体（ARCHITECTURE）：所包含的代码描述了电路要实现的功能。
库是一些常用代码的集合，将电路设计中经常使用的代码存放到库中有利于设计的重用和代码共享，库的典型结构如图1-1。
代码通常以函数（FUNCTION）、过程（PROCEDURE）或元件（COMPONENT）等标准形式存放在包裹（PACKAGE）中，用户可以根据需要对其进行编译使用。
图1-1 一个库的基本组成部分为了更有效的编写VHDL代码，必须知道哪些数据类型是可用的以及怎样说明和使用它们。
表1-1中总结了VHDL中基本的可综合的数据类型。
表1-1 VHDL中基本的可综合的数据类型数据类型可综合的数据BIT,BIT_VECTOR ‘0’，‘1’STD_LOGIC,STD_LOGIC_VECTIR ‘X’，‘0’，‘1’，‘Z’STD_ULOGIC，STD_ULOGIC_VECTOR ‘X’，‘0’，‘1’，‘Z’BOOLEAN True，FalseNA TURAL 0到+2147483647INTEGER -2147483647到+2147483647UNSIGNED 0到+2147483647用户自定义整型INTEGER的子集用户自定义枚举类型根据用户自定义进行编码得到SUBTYPE 任何预定义或用户自定义类型的子集ARRAY 任意上述单一类型数据的集合RECORD 任意上述多重类型数据的集合VHDL的语法基础的学习令人感到枯燥乏味，但只有在对数据类型、运算操作符及其属性有了深刻理解之后，才有可能写出高质量和高效率的代码。
表1-2总结了VHDL中数据类型、运算操作符及其属性。
表1-2 VHDL中数据类型、运算操作符及其属性1．2 MAX plusII开发环境Max+plusII（Multiple Array Matrix and Programmable Logic User System）是Altera公司在Windows 环境下开发的可编程逻辑设计软件平台。
该软件提供了一种真正与结构无关的全集成化的设计环境，可支持不同结构的器件，如FLEX、MAX以及CLASSIC系列器件等；丰富的设计库可供设计者灵活使用；允许用各种输入方式输入逻辑设计文件，经过系统编辑器的编译、综合等操作后分配到一个或多个器件中。
MAX+plusII开发系统的特点如下（1）开放的接口MAX+plusII支持与其他工业标准EDA（Electronic Design Automation）工具软件共同使用的接口，这一接口符合EDIF200和EDIF300标准、参数化模块库LPM（Library of Parameterized Modules）2.1.0、标准延迟格式SDF（Standard Delay Format）1.0和SDF2.0、VITAL95、Verilog HDL、VHDL1987和VHDL1993以及其他标准。
同时也可以使用其他的电子设计自动化EDA工具软件进行设计输入，再利用MAX+plusII进行编译处理。
（2）与结构无关（指VHDL描述在逻辑综合前与结构无关）MAX+plusII系统的核心Compiler（编译程序），支持Altera公司的FLEX10K、FLEX10KA、FLEX10KB、FLEX10KE、MAX5000、MAX7000、MAX9000、FLEX6000、FLEX8000等可编程逻辑器件系列，提供了一个真正与结构无关的可编程逻辑设计开发环境。
它的编译器还提供了强大的逻辑综合与优化功能，使用者可在最短的时间内完成高效的设计。
(3)多平台MAX+plusII可在PC机的MS Windows和Windows NT环境下，以及多种工作站的Windows环境下运行。
(4)完全集成化MAX+plusII的设计输入、处理与校验功能全部集成在统一的开发环境下，这样可以加快动态调试，缩短开发周期。
(5)多种设计库MAX+plusII提供了丰富的库单元，其中包括74系列的全部器件和多种特殊的逻辑宏单元器件（Macor-Function），以及新型的参数化宏功能器件（Mega-Function）。
调用库单元进行设计，可以缩短设计周期。
(6)模块化工具设计者可以从各种设计输入、处理和校验选项中进行选择，从而使设计环境用户化。
(7)硬件描述语言（HDL）MAX+plusII软件支持VHDL、Verilog HDL和Altera公司自己的硬件描述语言AHDL。
(8)开放核的特点MAX+plusII软件具有开放核（Opencore）的特点，允许设计人员添加自己的宏函数。
(9)Magecore的功能Magecore是为复杂的系统及功能提供的、经过校验的HDL（硬件电路）网表文件，能使FLEX10K、FLEX8000、FLEX600、MAX9000HE、MAX7000器件系列实现最优化设计。
1．3 可编程逻辑器件FPGA (Field Programmable Gates Array, 现场可编程门阵列)和CPLD (Complex Progr ammable Logic Device,复杂可编程逻辑器件)属于高容量的可编程逻辑器件，是在PAL、 GAL等简单PLD的基础之上发展起来的。