第4章存储器解析
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操作系统-第4章习题解析
操作系统-第4章习题解析第4章习题解析1.为什么要配置层次式存储器?答：这是因为： a.设置多个存储器可以使存储器两端的硬件能并⾏⼯作。
b.采⽤多级存储系统，特别是Cache技术，这是⼀种减轻存储器带宽对系统性能影响的最佳结构⽅案。
c.在微处理机内部设置各种缓冲存储器，以减轻对存储器存取的压⼒。
增加CPU中寄存器的数量，也可⼤⼤缓解对存储器的压⼒。
2.可采⽤哪⼏种⽅式将程序装⼊内存？它们分别适⽤于何种场合？答：将程序装⼊内存可采⽤的⽅式有：绝对装⼊⽅式、重定位装⼊⽅式、动态运⾏时装⼊⽅式；绝对装⼊⽅式适⽤于单道程序环境中，重定位装⼊⽅式和动态运⾏时装⼊⽅式适⽤于多道程序环境中。
3.何为静态链接？静态链接时需要解决两个什么问题?答：静态链接是指在程序运⾏之前，先将各⾃⽬标模块及它们所需的库函数，链接成⼀个完整的装⼊模块，以后不再拆开的链接⽅式。
将⼏个⽬标链接装配成⼀个装⼊模块时，需解决以下两个问题： 将相对地址进⾏修改。
即将除第⼀个模块外的相对地址修改成装⼊模块中的相应的相对地址。
变换外部调⽤符号。
即将每个模块中所⽤的外部调⽤符号，都变换为相对地址。
4.何谓装⼊时动态链接？装⼊时动态链接⽅式有何优点？答：装⼊时动态链接是指将⽤户源程序编译后所得到的⼀组⽬标模块，在装⼊内存时，采⽤边装⼊边链接的⼀种链接⽅式，即在装⼊⼀个⽬标模块时，若发⽣⼀个外部模块调⽤事件，将引起装⼊程序去找相应的外部⽬标模块，把它装⼊内存中，并修改⽬标模块中的相对地址。
装⼊时动态链接⽅式有以下优点： 1）便于修改和更新 2）便于实现对⽬标模块的共享5.何谓运⾏时动态链接？运⾏时动态链接⽅式有何优点？答：运⾏时动态链接是将对某些模块的链接推迟到程序执⾏时才进⾏链接，也就是，在执⾏过程中，当发现⼀个被调⽤模块尚未装⼊内存时，⽴即由0S去找到该模块并将之装⼊内存，把它链接到调⽤者模块上。
优点：凡是在执⾏过程中未被⽤过的⽬标模块，都不会被调⼊内存和被链接到装⼊模块上，这样不仅能加快程序的装⼊过程，⽽且可节省⼤量的内存空间。
第四章-存储器04-高速缓冲存储器
Cache 000 001 010 011 100 101 110 111 000 001 010 011 100 101 110 111
调入
4.1、地址映象——直接映像
例2：设一个Cache中有8块，访问主存进行读操作的块地址依次为： 10110、11010、10110、11010、10000、00100、10010， 求每次访问时Cache的内容。
硬件完成功能： 访存地址 转成 Cache地址 辅助存储器
Cache 的全部功能都是 由硬件完成的， 对程序员来说是透明的。
4.1、地址映象
映象：其物理意义就是位置的对应关系，将主存地址变成Cache地址。
常见的映象方式主要有三种： 1）直接映象 2）全相联映象 3）组相联映象
CPU Cache 字 数据总线 字
2位 主存区号标记 00 主存块号 比较 3位 区内块号 100 Cache块号 未命中 访问内存 000 001 010 011 100 101 110 111 块内地址 块内地址
Cache
000 001 010 011 100 101 110 111
调入
块表 000 001 010 011 100 101 110 111
4、高速缓冲存储器（Cache）
考研试题精选：
假设：CPU执行某段程序时，共访问Cache 3800 次，访问主存200 次，已知Cache存取周期为50ns，主存存取周期为250ns。
求：Cache—主存系统的平均存取时间和效率。 解： 系统命中率 h = 3800 / 3800 + 200 = 0.95
Cache
000 001 010 011 100 101 110 111 调入
块表 000 10 001 010 11 011 100 101 110 10 111
计算机组成原理 第 4 章 存储器系统
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• 存储单元的编址
• 编址单位：存储器中可寻址的最小单位。 • ① 按字节编址：相邻的两个单元是两个字节。 • ② 按字编址：相邻的两个单元是两个字。
• 例如一个32位字长的按字节寻址计算机，一个 存储器字中包含四个可单独寻址的字节单元。 当需要访问一个字，即同时访问4个字节时，可 以按地址的整数边界进行存取。即每个字的编 址中最低2位的二进制数必须是“00” ，这样可 以由地址的低两位来区分不同的字节。
• 主存储器用于存放CPU正在运行的程序和数据。 主存与CPU之间通过总线进行连接。
地址总线 MAR CPU MDR (k 位) 数据总线 (n 位) R/W MFC
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主 存 2k×n 位
主存的操作过程
• MAR：地址寄存器 MDR：数据寄存器
读操作（取操作） 地址 （MAR） AB
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5
(3) 高速缓冲存储器（Cache）
• Cache是一种介于主存与CPU之间用于解 决CPU与主存间速度匹配问题的高速小 容量的存储器。 • Cache用于存放CPU立即要运行或刚使用 过的程序和数据。
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6
2．按存取方式分类
• (1) 随机存取存储器(RAM) • RAM存储器中任何单元的内容均可按其地址随机地 读取或写入，且存取时间与单元的物理位置无关。 • RAM主要用于组成主存。
主存储器的组成和基本操作
地 址 译 码 驱 动 电 路 存 储 阵 列 读 写 电 路 数 据 寄 存 器 数 据 总 线
时序控制电路 R/W
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MFC
图 4-1
主存储器的基本组成 18
• 存储单元的编址
• 编址单位：存储器中可寻址的最小单位。 • ① 按字节编址：相邻的两个单元是两个字节。 • ② 按字编址：相邻的两个单元是两个字。
• 例如一个32位字长的按字节寻址计算机，一个 存储器字中包含四个可单独寻址的字节单元。 当需要访问一个字，即同时访问4个字节时，可 以按地址的整数边界进行存取。即每个字的编 址中最低2位的二进制数必须是“00” ，这样可 以由地址的低两位来区分不同的字节。
• 主存储器用于存放CPU正在运行的程序和数据。 主存与CPU之间通过总线进行连接。
地址总线 MAR CPU MDR (k 位) 数据总线 (n 位) R/W MFC
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主 存 2k×n 位
主存的操作过程
• MAR：地址寄存器 MDR：数据寄存器
读操作（取操作） 地址 （MAR） AB
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(3) 高速缓冲存储器（Cache）
• Cache是一种介于主存与CPU之间用于解 决CPU与主存间速度匹配问题的高速小 容量的存储器。 • Cache用于存放CPU立即要运行或刚使用 过的程序和数据。
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2．按存取方式分类
• (1) 随机存取存储器(RAM) • RAM存储器中任何单元的内容均可按其地址随机地 读取或写入，且存取时间与单元的物理位置无关。 • RAM主要用于组成主存。
主存储器的组成和基本操作
地 址 译 码 驱 动 电 路 存 储 阵 列 读 写 电 路 数 据 寄 存 器 数 据 总 线
时序控制电路 R/W
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MFC
图 4-1
主存储器的基本组成 18
计算机操作系统第四章-存储器管理
第四章存储器管理第0节存储管理概述一、存储器的层次结构1、在现代计算机系统中，存储器是信息处理的来源与归宿，占据重要位置。
但是，在现有技术条件下，任何一种存储装置，都无法从速度、容量、是否需要电源维持等多方面，同时满足用户的需求。
实际上它们组成了一个速度由快到慢，容量由小到大的存储装置层次。
2、各种存储器•寄存器、高速缓存Cache：少量的、非常快速、昂贵、需要电源维持、CPU可直接访问；•内存RAM：若干(千)兆字节、中等速度、中等价格、需要电源维持、CPU可直接访问；•磁盘高速缓存：存在于主存中；•磁盘：数千兆或数万兆字节、低速、价廉、不需要电源维持、CPU 不可直接访问；由操作系统协调这些存储器的使用。
二、存储管理的目的1、尽可能地方便用户；提高主存储器的使用效率，使主存储器在成本、速度和规模之间获得较好的权衡。
(注意cpu和主存储器，这两类资源管理的区别)2、存储管理的主要功能：•地址重定位•主存空间的分配与回收•主存空间的保护和共享•主存空间的扩充三、逻辑地址与物理地址1、逻辑地址(相对地址，虚地址)：用户源程序经过编译/汇编、链接后，程序内每条指令、每个数据等信息，都会生成自己的地址。
●一个用户程序的所有逻辑地址组成这个程序的逻辑地址空间(也称地址空间)。
这个空间是以0为基址、线性或多维编址的。
2、物理地址(绝对地址，实地址)：是一个实际内存单元(字节)的地址。
●计算机内所有内存单元的物理地址组成系统的物理地址空间，它是从0开始的、是一维的；●将用户程序被装进内存，一个程序所占有的所有内存单元的物理地址组成该程序的物理地址空间(也称存储空间)。
四、地址映射(变换、重定位)当程序被装进内存时，通常每个信息的逻辑地址和它的物理地址是不一致的，需要把逻辑地址转换为对应的物理地址----地址映射；地址映射分静态和动态两种方式。
1、静态地址重定位是程序装入时集中一次进行的地址变换计算。
物理地址= 重定位的首地址+ 逻辑地址•优点：简单，不需要硬件支持；•缺点：一个作业必须占据连续的存储空间；装入内存的作业一般不再移动；不能实现虚拟存储。
计算机基础第4章 内存
2．DDR2 SDRAM内存条 DDR2 SDRAM（简称DDR2）内存条有240个引脚，内存条的SPD芯片与DDR内存 不同，通常被焊在内存条的中间位置，DDR2内存条的外观如图4-11所示。常见容 量有256MB、512MB、1GB、2GB等。
3．DDR3 SDRAM内存条 DDR3 SDRAM（简称DDR3）内存条是当前主流内存产品。DDR3与DDR2一样， 也有240个针脚，但DDR3针脚隔断槽口与DDR2不同，DDR3内存左、右两侧安装 插口与DDR2不同，DDR3的外观如图4-12所示。DDR3常见容量有1GB、2GB、 4GB等。
台式机内存条使用标准DIMM（Dual Inline Memory Module，双边接触内存模组）， 这种类型接口的内存条两边都有引脚。184线的DDR SDRAM、240线的DDR2 SDRAM和DDR3 SDRAM、284线的DDR4 SDRAM内存都属于DIMM接口类型。 所谓内存线数是指引脚数。
4.2.2 内存条的技术标准 根据内存条的不同技术标准或称内存接口类型，DRAM又可分为不同的类型， SDRAM家族的内存包括DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、DDR4 SDRAM等类型，下面主要介绍后4种内存条。 1．DDR SDRAM内存条 DDR SDRAM（简称DDR）内存条是在SDRAM内存条基础上发展而来的，仍然沿 用SDRAM生产体系。DDR内存条有184个引脚，常见容量有128MB、256MB、 512MB等，其外观如图4-10所示。
1．PCB 2．金手指（针脚） 3．内存条固定卡缺口 4．金手指缺口 5．内存芯片 6．SPD芯片 7．内存颗粒空位 8．电容 9．电阻 10．标签 11．散热器
4.1.3 内存芯片的封装 1．TSOP封装
第4章内部存储器
386 DX ~ Pentium Pro 有 32 位地址线，寻址空间 4GB ；PⅡ、PⅢ、P 4 和 Core 有 36 位地址线，寻址空间 64GB。 地址空间通常大于内存容量，二者关系密切，但概念不同。地址 空间表示 CPU 寻址能力，内存容量表示实际拥有的存储容量。 2．内存的扩容与升级 各个时期对内存容量的需求不同，各个时期内存条的结构、容量 也不同，因此有扩容和升级的要求。扩容是在原有内存的基础上增加 新的内存以提高容量，而升级则是去除旧的内存换上新的内存。
速度应相同，同一主板上的不同存储体的内存条存取速度也应相同或
尽量接近，否则可能出问题。 当两个存储体存取速度不同时，若低速存储体放置在前，高速存
储体放置在后，则高速存储体降频使用，不出现故障，若相反则低速
存储体超频使用，可能引发存储故障。
10.03.2019 Ch4 内部存储器 43/52 9
4．2．5 内存区域划分（1）
4．闪存 Flash memory 代表芯片为 28F010、29EE010、29EE020 等。存储容量大为 1 ~ 2Mb ( 128 ~ 256KB )，易于在线刷新，目前已基本取代 EPROM。 闪存容量大、易修改性是它的优点，其内部程序便于刷新，但也 是它的缺点，容易受到攻击，无法保证数据安全。 ROM 系统由地址译码器、存储矩阵和输出缓冲器组成。
10.03.2019 Ch4 内部存储器 43/52 10
4．2．5 内存区域划分（2）
4．系统保留区
E0000 ~ EFFFF 早期为内存盲区，后期为 ROM BIOS 扩展区。
5．系统 ROM BIOS 区 最高端 64KB 用于存放主板 BIOS，BIOS 主要功能如下：
⑴ 上电自检 POST ( Power On Self – Test )。电源开启后进行自诊
速度应相同，同一主板上的不同存储体的内存条存取速度也应相同或
尽量接近，否则可能出问题。 当两个存储体存取速度不同时，若低速存储体放置在前，高速存
储体放置在后，则高速存储体降频使用，不出现故障，若相反则低速
存储体超频使用，可能引发存储故障。
10.03.2019 Ch4 内部存储器 43/52 9
4．2．5 内存区域划分（1）
4．闪存 Flash memory 代表芯片为 28F010、29EE010、29EE020 等。存储容量大为 1 ~ 2Mb ( 128 ~ 256KB )，易于在线刷新，目前已基本取代 EPROM。 闪存容量大、易修改性是它的优点，其内部程序便于刷新，但也 是它的缺点，容易受到攻击，无法保证数据安全。 ROM 系统由地址译码器、存储矩阵和输出缓冲器组成。
10.03.2019 Ch4 内部存储器 43/52 10
4．2．5 内存区域划分（2）
4．系统保留区
E0000 ~ EFFFF 早期为内存盲区，后期为 ROM BIOS 扩展区。
5．系统 ROM BIOS 区 最高端 64KB 用于存放主板 BIOS，BIOS 主要功能如下：
⑴ 上电自检 POST ( Power On Self – Test )。电源开启后进行自诊
计算机组成原理第4章主存储器(00001)资料讲解
CS
WE
DOUT
片选读时间 taCS
CPU必须在这段时 间内取走数据
片禁止到输出的传 输延迟tPLH CS→DOUT
15
1. 静态存储器（SRAM）（6）
(2) 开关特性
写周期时序 地址对写允许WE的保持时间 th Adr
地址对写允许WE的建立时间 tsu
Adr
Adr
CS
WE
最小写允许宽度tWWE
保持1，0 的双稳态 电路
存储单元
9
1. 静态存储器（SRAM）
MOS管是金属(Metal)—氧化物(Oxid)—半导体(Semiconductor) 场效应晶体管，或者称S管有三个极：源极S（Source）、漏极D（Drian）和栅极G（Gate）.
器
控制电路
0 … 31
读/写电路 Y地址译码
CS WE DIN H ×× LLL LLH L H×
DOUT H H H DOUT
操作方式
未选 写“0” 写“1”
读
WE CS
A5 … A9
14
1. 静态存储器（SRAM）（5）
(2) 开关特性
读周期时序
Adr
地址对片选的建立时间 tsu Adr→CS
27
4.6 非易失性半导体存储器（4）
3．可擦可编程序的只读存储器（EPROM） 为了能修改ROM中的内容，出现了EPROM。其原理：
VPP(+12V)
控制栅 浮置栅
5～7V
源n+
漏n+
P型基片
28
4.6 非易失性半导体存储器（5）
3．可擦可编程序的只读存储器（EPROM） 存储1，0的原理：
第4章存储逻辑
4.5.1 字长位数扩展
例：利用64K×8位ROM芯片，设计一个64K×16 位的ROM。 解：两个芯片的地址总线公用，控制总线也公 用，而数据线分成高８位和低８位。
4.5.1 字长位数扩展
例：SRAM字长位数扩展
1M×4位 1M×8位
4.5.2 字存储容量扩展
给定的芯片存储容量较小，不满足设计要求的总 存储容量，此时需要用多片给定芯片来扩展字 数。 方法：数据总线和低位地址总线公用，控制总线 中R/W公用，使能端EN不能公用，它由地址总线 的高位段译码来决定片选信号。 所需芯片数：设计要求存储容量除以已知芯片存 储容量。
3、ROM结构的点阵图表示法
最小项表达式 G3=∑(8,9,10,11,12,13,14,15) G2=∑(4,5,6,7,8,9,10,11) G1=∑(2,3,4,5,10,11,12,13) G0=∑(1,2,5,6,9,10,13,14)
4.3.2 可编程ROM
1、EPROM存储元 2、E2PROM存储元
4.4 FLASH存储器
FLASH存储器也译成闪速存储器，它是高密度非易 失性的读／写存储器。它既有RAM的优点，又有 ROM的优点。 闪速存储器中的存储元，由单个MOS晶体管组 成： 漏极S和源极D，控制栅和浮空栅。
4.4 FLASH存储器
FLASH存储器的基本操作
无电流，读出为0
4.2.2 地址译码方法
存储器按存储矩阵组织方式不同，可分为： 单译 码结构和双译码结构。 1、单译码结构 需要一个译码器。 每个存储元只有一条选择线（字线）。 单译码结构（也称字结构）：每次读／写时，选 中一个字的所有存储元。
4.2.2 地址译码方法
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第4章 存储器
地址译码器 地址总线
地址
内容
0000H 0001H 0002H
XXXXH
读写的逻辑结构示意图
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第4章 存储器
4.1.2 半导体存储器的分类
1．RAM的种类：在RAM中，按工艺可分为双极 型和MOS型两大类。用MOS器件构成的RAM，可 分为静态RAM和动态RAM两种。 2．ROM的种类：1）掩膜ROM；2）可编程的只 读存储器PROM；3）可擦除的EPROM；4）电擦 除的PROM；5）快速擦写存储器Flash Memory 又称快闪存储器
4.2.2 动态RAM
1．动态RAM的存储单元（单管动态存储 电路）
字选线
•
T1
C ES
•
数据线
D
图 态4 存 储8 电单 路管
动
-
第4章 存储器
2．动态RAM实例
NC — 1
16 —
V CC
图
D IN — 2
15 — CAS
4
-
WE — 3 RAS — 4
14 —
D OUT
13 — A6
9
A0 — 5
T8 (I/O)
图4-4 六管基本存储电路单元
第4章 存储器
2．静态RAM的结构
A0 地 A1 址 A2 反 A3 相
A4 器
图
Ｘ1
1
译2 驱2
4
-
码
动
32× 32﹦ 1024
器 31 器 31
32
32
存储单元
5
输入
控制
电路
典
12
31 32
意型
I/O 电 路 Y译码器
图 的 输 出
驱动
12
31 32
12 — A3
21
A2 — 6
11 — A4
64
A1 — 7
10 — A5
引
GND — 8
9 — A7
脚
第4章 存储器
8
A0 位 A1 地 A2 址 A3 锁 A4 存 A5 器
A6
A7
128×128 存储矩阵 128 读出放大器
1/2(1/128 列译码器) 128 读出放大器
128×128 存储矩阵
RAM
读 /写 选 片
地址反相器
的
A5 A6 A7 A8 A9
示
第4章 存储器
3．SRAM芯片实例
常用典型的SRAM芯片有6116、6264、62256等。
A7 — 1 A6 — 2 A5 — 3 A4 — 4 A3 — 5 A2 — 6 A1 — 7 A0 — 8 D0 — 9 D1 — 10 D2 — 11 GND — 12
1/128 行译码器 1/128 行译码器
128×128 存储矩阵 128 读出放大器
1/2(1/128 列译码器) 128 读出放大器
128×128 存储矩阵
1/4
输出
I/O
缓冲
门
器
行时钟缓冲器 RAS CAS WE DIN
列时钟缓冲器
写允许时钟缓冲器
数据输入缓冲器
DOUT
图4-10 2164内部结构示意图
2 4 — V CC 23 — A8 22 — A9 21 — WE 20 — OE 1 9 — A 10 18 — CS 17 — D7 16 — D6 15 — D5 14 — D4 13 — D3
图
4
脚6 61 16 引
-
第4章 存储器
NC — 1 A 12 — 2 A7 — 3 A6 — 4 A5 — 5 A4 — 6 A3 — 7 A2 — 8 A1 — 9 A0 — 10 D0 — 11 D1 — 12 D2 — 13
第4章 存储器
4.1 存储器的概念、分类和要素
•4.1.1 简介 •4.1.2 半导体存储器的分类 •4.1.3 选择存储器件的考虑因素
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第4章 存储器
4.1.1 简介
存储器就是用来存储程序和数据的，程序和 数据都是信息的表现形式。按照存取速度和用途 可把存储器分为两大类：内存储器（简称内存， 又称主存储器）和外存储器。存储器的容量越大， 记忆的信息也就越多，计算机的功能也就越强。
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第4章 存储器
4.2.1 静态RAM
1．基本存储电路单元（六管静态存储电路）
••
•
•
VCC （+5V）
TA1
B T2
T3
T4
图4-3 基本存储电路单元
第4章 存储器
X地址译
•
码线
•
V CC （ + 5 V ）
••
T1
•
A•
T5
T3
D0
T2
•B
•
T6
T4
DO
T7 (I/O)
接 Y地址译码器
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第4章 存储器
4.2.3 几种新型的RAM 技术及芯片类型
1．ECC RAM 2．EDO RAM和突发模式 RAM 3．同步RAM（Synchronous RAM，简称SDRAM） 4．高速缓冲存储器RAM5．RAMBUS内存 6．DDR SDRAM 7．Virtual Channel Memory（VCM） 8．SLDRAM（Synchnonous Link DRAM）
第4章 存储器
图
随机读写
半
存储器
导
RAM
体
存
储
器
只读 存储器
ROM
静 态 RAM （ SRAM） 动 态 RAM （ DRAM）
掩 膜 ROM 可 编 程 ROM （ PROM） 可 擦 除 ROM （ EPPROM） 电 擦 除 R O M （ E 2P R O M ）
4 2
半 导 类体 存 储 器 的 分
-
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第4章 存储器
4.1.3 选择存储器件的考虑因素
（1）易失性 （3）位容量 （5）速度 （7）可靠性
（2）只读性 （4）功耗 （6）价格
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第4章 存储器
4.2 随机读写存储器（RAM）
•4.2.1 静态RAM •4.2.2 动态RAM •4.2.3 几种新型的RAM 技术及芯片类型
第4章 存储器
第4章 存储器
• 4.1 存储器的概念、分类和要素 • 4.2 随机读写存储器（RAM） • 4.3 只读存储器（ROM） • 4.4 CPU与存储器的连接 • 4.5 IBM-PC/XT中的存储器，扩展存储器 及其管理
第4章 存储器
本章学习目标
l掌握半导体存储器的分类、组成及组成部件的作 用及工作原理、读/写操作的基本过程。 l掌握SRAM、DRAM芯片的组成特点、工作过程、 典型芯片的引脚信号、了解DRAM刷新的基本概念。 l掌握半导体存储器的主要技术指标、芯片的扩充、 CPU与半导体存储器间的连接。 l了解Cache的基本概念、特点、在系统中的位置。
GND — 14
2 8 — V CC 27 — WE
26 — CS2 25 — A8 24 — A9 2 3 — A 11 22 — OE
2 1 — A 10 20 — CS
19 — D7 18 — D6 17 — D5 16 — D4 15 — D3
-
图 4 7 62 64 引 脚
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第4章 存储器