与EMI相关的Layout走线规则
PC 主板的电磁干扰-EMI-设计 check layout rule
PC 主板的电磁干扰-EMI-设计 check layout rule◆保证回返电流的完整对于CLK信号线,换参考面及跨切割均要预留电容.ν对于USB,RGB,LAN这些对噪声敏感的信号线换层及跨切割同样预留电容ν其它的信号线如果有很多组同时换层或跨切割时预留电容ν尽量通过修改Placement和调整切割线避免跨切割ν◆ CLK回返电流的完整由于回返电流并不是线状分布,而是面状分布,所以CLK信号线距离板边缘至少50mils;尽量避免在Slot下方走线及绕线;距离参考面的切割线至少20mils;还要注意每条CLKν trace 走过的地方是否由于某处打孔过多破坏了GND的完整从而破坏了回返电流的完整.※隔离◆耦和和IO区隔离首先是trace间的隔离,也就是避免线间耦和,注意级连藕和.隔离原则包括:CLK与IOνtrace间至少30mils;CLK与电源trace和电源的shape至少20mils;在必要和有条件的情况下也可以保证IO和电源间距至少20mils(一般情况下电源带的噪声较多)切割线原则,在IOνconnector处的VCC和GND都要切割,切割保持一致,GND留大约30mils缺口,有时为了避免重要信号线如USB,LAN的信号线跨切割,或很多信号线跨切割,VCC和GND切割也可不同,视具体情况而定,切割注意bypass电容的下地pin尽量放在IO区,电感跨在切割线上CLKνgenerator处的切割,有两种方式:一种是VCC切割成GND,GND不切割;另一种是VCC切割成POWER,GND切割并在CLK出口处留缺口,自己曾用过的两种结合的方法,即VCC切割成GND,GND也切割留缺口,切割时注意CLK区域的零件和外部零件的区分,不相关走线不要走进CLK区域,如从+3V到CLK +3V的电感最好跨在切割线上◆ IO电源噪声隔离对于IOν connector如有连接电源的pin脚,此电源要特别注意,其滤波电感跨在切割线上,保证电感前后的走线在各自区域,检查电源走线并在必要的地方预留电容※电容原则◆电容的位置和连接为了尽可能发挥电容的作用,保证电容的有效性,需注意以下几点:ν1.IO的bypass电容尽量靠近IO的pin脚,保证信号线进入connector前最后连接的是bypass电容,电源的decoupling电容尽量靠近IC;2.连接电容的方式尽量避免用分支连接,避免两个电容共享同一个GND的pin脚除了重要信号线跨切割,换层所需预留电容外,其它所需预留电容还包括:ν1.一些离CLK较近又与IO有联系的电源trace;2.与IO相邻的电源区块预留decoupling电容;3.一些靠近IO区的细长电源区块和shape预留decoupling电容4.PCI Slot和AGP slot附近预留decoupling电容※信号线分类◆高速信号线一般都是从CLKν generator出来的CLK信信号,具体包括到CPU,南北桥,SuperIO,Bios,AC97,PCI Slot,名字上一般带有CLK或CK,有时是带数字(14,33,48,66等指示此CLK的频率)除CLK generator外还有CLKν buffer(一个CLK输入,几条相同CLK输出)和南侨可能有CLK输出,北桥或CPU也会有到DDR的CLK信号线除CLK线外,主要IC间的bus,IC到AGP,PCIν Slot和HDD Slot的信号线也属高速线USB,LAN,1394的差分信号线也属高速线,如要在换层和跨切割中选择的话,宁愿跨切割ν◆IO信号线KB和MS,电感加电容滤波νLPT,COM,电容滤波νVGA, ν型滤波USB,1394,0R电阻和Choke共layνLAN,一般会有LANν Transformer◆其它需注意的信号线Front Panel信号线,有必要的信号线预留滤波电容νCPUν Fan的Connector接线,有必要的预留滤波电容Power connector中的部分信号线,有必要时预留电容或预留0R电阻ν。
EMI相关的Layout走线规则
3、尽量避免相邻布线层的层设置，无法避免时，应使相邻布线层中相互垂直或平行走线长度小于1000mil，减小平行走线之间的串扰。会形成杂散电容。
4、如果单板有内部信号走线层，则时钟等关键信号线布在内层。将关键信号布在内部走线层可以起到屏蔽的作用。
5、时钟线两侧建议包地线，包地线每隔3000mil接地，保证各包地线上各点电位相等，使信号的回流路径走在预先设定好的地线上，避免crosstalk和coupling到其它线路。
6、时钟、总线、射频线等关键信号走线和其他同层平行走线应满足3W原则，避免信号之间的串扰。原理同第三条。
7、电流大于等于1A电源所用的表贴保险丝、磁珠、电感、钽电容的焊盘应不少于两个过孔接到平面层，减少过孔等效阻抗。两个wire孔下地可以减小电感。
8、差分信号线应同层，等长，并行走线，保持阻抗一致，差分线间无其它走线，保证差分线对的共模阻抗相等，提高其抗干扰能力。差分信号大小相等，方向相等，从EE方面，如果信号到达时间不等，会造成误操作，从EMI考虑，差分信号平行走线nois应该注意“回路面积最小化”设计，回路面积越小，回路对外辐射越小，并且抗干扰能力越强。
16、信号线（特别是关键信号线）换层时，应在其换层过孔附近设计地过孔，可以减小信号回路面积。
17、时钟线、总线、射频线等强辐射信号线远离接口外出信号线，避免强辐射信号线上的干扰耦合到外出信号线上，向外辐射。
1、PCB不能有直角走线，直角走线会导致阻抗不连续，导致信号发射，从而产生振铃或过冲，形成强烈的EMI辐射。
2、PCB走线特别是时钟线与总线的粗细应保持一致，粗细不一致时，走线阻抗会发生突变，导致信号发射，从而产生振铃或过冲，形成强烈的EMI辐射。直角时或粗细不一致时，导线横截面积改变，阻抗突变，会导致反射（电流振荡，方波上升沿上升时间变短，上升沿变陡，缚利叶变换时下降沿越平滑，高频范围变大，EMI FAIL风险变大）造成能量的叠加，导致EMI noise。另外有五种端接方式都是为了阻抗匹配。
硬件Layout元器件布线规范篇
硬件Layout元器件布线规范篇目录概述 (3)1.1.C OMMON R OUTING R ULE (3)1.2.PWM的布线 (15)1.3.CLK的布线 (21)1.4.RJ45 TO T RANSFORMER的布线 (25)1.5.SFP的布线XFP的布线 (28)1.6.SGMII，GMII（RGMII）,MII的走线（MAC TO PHY端） (33)1.7.POE部分的布线 (38)1.8.RS485布线 (46)1.9.CPU子系统的布线 (47)概述本文是用来描述硬件研发部元器件布线设计规范手册，从EMI,散热，噪声，信号完整性，电源完整性，等角度，来规范元器件布线设计。
此部分的Check应该Layout 布线阶段执行，并在Layout Review阶段做Double Check,若升级时Key Component 有更改，需要对以下内容再次Check。
Common Routing Rule1.1.1传输线传输线分为2种：微带线(Microstrip)和带状线(stripline)微带线(Microstrip):一般走在外层的Trace.带状线(stripline):一般走内层的 Trace.微带线与带状线的特征阻抗不一样，必须避免不同形态的传输线存在于不同的层面上。
1.1.2跨Plane高频信号走线必须注意不跨不同的Power Plane的问题，否则会因为回流路径不好造成信号完整性的问题。
铜箔在VCC GND Plane 层面尽量避免有连续的破孔出现，如有，请确认不会造成对电源完整性，和参考平面有影响。
如下图所示：图1第一层有2个不同的Plane AGND&DGND，图2 CLK Trace 同时跨在AGND与DGND，此信号严重会受到干扰。
所以此类问题一定要检查一下！1.1.3绕线1, Serpentine Trace (蛇形线)：一般在BUS和CLK应用上，为了要求等长，必须较短的Trace要求绕线增加长度，方能达到所需的要求。
降低EMI的layout及走线技巧
开关电源的PCB布线设计开关电源PCB排版是开发电源产品中的一个重要过程。
许多情况下，一个在纸上设计得非常完美的电源可能在初次调试时无法正常工作，原因是该电源的PCB排版存在着许多问题．0、引言为了适应电子产品飞快的更新换代节奏，产品设计工程师更倾向于选择在市场上很容易采购到的AC／DC适配器，并把多组直流电源直接安装在系统的线路板上。
由于开关电源产生的电磁干扰会影响到其电子产品的正常工作，正确的电源PCB排版就变得非常重要。
开关电源PCB排版与数字电路PCB排版完全不一样。
在数字电路排版中，许多数字芯片可以通过PCB软件来自动排列，且芯片之间的连接线可以通过PCB软件来自动连接。
用自动排版方式排出的开关电源肯定无法正常工作。
所以，没计人员需要对开关电源PCB排版基本规则和开关电源工作原理有一定的了解。
1、开关电源PCB排版基本要点1.1 电容高频滤波特性图1是电容器基本结构和高频等效模型。
电容的基本公式是式(1)显示，减小电容器极板之间的距离(d)和增加极板的截面积(A)将增加电容器的电容量。
电容通常存在等效串联电阻(ESR)和等效串联电感(ESL)二个寄生参数。
图2是电容器在不同工作频率下的阻抗(Zc)。
一个电容器的谐振频率(fo)可以从它自身电容量(C)和等效串联电感量(LESL)得到，即当一个电容器工作频率在fo以下时，其阻抗随频率的上升而减小，即当电容器工作频率在fo以上时，其阻抗会随频率的上升而增加，即当电容器工作频率接近fo时，电容阻抗就等于它的等效串联电阻(RESR)。
电解电容器一般都有很大的电容量和很大的等效串联电感。
由于它的谐振频率很低，所以只能使用在低频滤波上。
钽电容器一般都有较大电容量和较小等效串联电感，因而它的谐振频率会高于电解电容器，并能使用在中高频滤波上。
瓷片电容器电容量和等效串联电感一般都很小，因而它的谐振频率远高于电解电容器和钽电容器，所以能使用在高频滤波和旁路电路上。
49_EMI相关PCB布局布线规则
C=0.4159nF
PCB板层结构——层电容
PCB的介电系数影响
电源/地层间距的影响
电源/地层相邻
➢ 整板EMC较大，SI性能较好 ➢ 层间串扰小 ➢ 环流环路小
电源和地层在两个表层
➢ 整板EMC较小，SI性能较差 ➢ 交互电容增大，层间串扰增大 ➢ 最大的环流 ➢ 阻抗失控
地层/信号层间距的影响
PCB布线 地屏蔽
对噪声敏感的电路考虑用地屏蔽，在信号层的四 周布宽度大于50mail地线,地孔间距小于300mail。
PCB布线 地屏蔽
电源线不要走表层，利用表层作地屏蔽。 PG728D01B VPack+走在表层,1.57542GHz附近噪声很大, 导致GPS信号很差
PCB布线 地屏蔽
信号线不要走表层，利用表层作地屏蔽。无法避免 时尽量放置屏蔽壳内malata 画的74306LCD的排线,在滤波 之前就出现在表层,导致辐射超标
PCB布线 串扰
减少串扰措施 避开噪声源
电感、晶体肚子邻近表层严禁走线打过孔。CPU肚子邻近表层不要穿线。
PCB布线 环流
信号线和信号回流构成电流环路，布线要遵循 环流最小原则
PCB布线 过孔
高速信号线换层时附近要有地孔提供回流环路 整板要有地孔阵列保证整板阻抗小，回环小。
PCB布线 过孔
高速信号线换层时附近要有地孔提供回流环路
如果高速器件离RF模块和天线较近(200mils以内)，请将 信号的过孔(尤其是SDRAM的时钟SDCLK)远离RF模块和天线， 远离1/2芯片长度,如果无法避免,在背面露铜用于贴屏蔽贴.
高速器件布局
低频的最小电阻路径和高频的最小电感路径
高速器件布局
左边的是电容在芯片Pin与Via之间,环路较小,右边 的是Via在power Pin与电容之间,增大了环路大小, 去藕效果较差,应避免
EMI相关PCB布局布线规则共47页文档
PCB布线 串扰
减少串扰措施 避开噪声源
电感、晶体肚子邻近表层严禁走线打过孔。CPU肚子邻近表层不要穿线。
PCB布线 环流
信号线和信号回流构成电流环路，布线要遵循 环流最小原则
PCB布线 过孔
高速信号线换层时附近要有地孔提供回流环路 整板要有地孔阵列保证整板阻抗小，回环小。
PCB布线 过孔
高速信号线换层时附近要有地孔提供回流环路
PCB板层结构——层电容
PCB的介电系数影响
电源/地层间距的影响
电源/地层相邻
整板EMC较大，SI性能较好 层间串扰小 环流环路小
电源和地层在两个表层
整板EMC较小，SI性能较差 交互电容增大，层间串扰增大 最大的环流 阻抗失控
层/信号层间距的影响
地层与信号层分别为14.4mils、7.2mils、3.6mils被 干扰的近端和远端串扰强度
第一 第二层 第三层 第四层 层
第一种 GND 情 况
S1+PO WE R
S2+PO WE R
GND
第二种 SIG1 GND POWER SIG2
情
第一况种情况，是四层板中理想的一种情况。因为外层是地层，对EMI有 屏第蔽三作种用，G同ND时电S源1 层同地S层2 也可靠P得OW很E近，使得电源内阻较小，取得 最佳情郊果。但当本板器件密度比较大时不R 能保证第一层地的完整性，这 样第况二层信号会变得更差；信号层相邻层间串扰增大。
PCB板的堆叠与分层
B种情况，S2S3层信号完整性好， S2层为好的布线层，S3 层次之。电源平面阻抗较好,层电容较大，利于整板EMI抑制。 但S1S2和信号层相邻，有较大层间干扰，且离电源和底层 较远，EMI空间辐射强度较大，需要外加屏蔽壳。 C种情况，这种情况是六层板中最好的情况，S1，S2，S3都 是好的布线层。电源平面阻抗较好。美中不足的是S4层离 参考层远。 D种情况，在六层板中，性能虽优于前三种，但布线层少于 前两种。此种情况多在背板中使用。
硬件Layout元器件布线规范篇
硬件Layout元器件布线规范篇硬件Layout元器件布线规范篇目录概述 (3)1.1.C OMMON R OUTING R ULE (3)1.2.PWM的布线 (15)1.3.CLK的布线 (21)1.4.RJ45 TO T RANSFORMER的布线 (25)1.5.SFP的布线XFP的布线 (28)1.6.SGMII，GMII（RGMII）,MII的走线（MAC TO PHY端） (33)1.7.POE部分的布线 (38)1.8.RS485布线 (46)1.9.CPU子系统的布线 (47)概述本文是用来描述硬件研发部元器件布线设计规范手册，从EMI,散热，噪声，信号完整性，电源完整性，等角度，来规范元器件布线设计。
此部分的Check应该Layout 布线阶段执行，并在Layout Review 阶段做Double Check,若升级时Key Component 有更改，需要对以下内容再次Check。
Common Routing Rule1.1.1传输线传输线分为2种：微带线(Microstrip)和带状线(stripline)微带线(Microstrip):一般走在外层的Trace.带状线(stripline):一般走内层的 Trace.微带线与带状线的特征阻抗不一样，必须避免不同形态的传输线存在于不同的层面上。
1.1.2跨Plane高频信号走线必须注意不跨不同的Power Plane的问题，否则会因为回流路径不好造成信号完整性的问题。
铜箔在VCC GND Plane 层面尽量避免有连续的破孔出现，如有，请确认不会造成对电源完整性，和参考平面有影响。
如下图所示：图1第一层有2个不同的Plane AGND&DGND，图2 CLK Trace 同时跨在AGND与DGND，此信号严重会受到干扰。
所以此类问题一定要检查一下！1.1.3绕线1, Serpentine Trace (蛇形线)：一般在BUS和CLK应用上，为了要求等长，必须较短的Trace要求绕线增加长度，方能达到所需的要求。
电脑主板layout规范EMI及EMC
Layout规范一:机构尺寸：①A TX:305?CM(12000mil×?) ※“？”可调整尺寸。
②MIC-A TX:245×?CM(9600MIL×?③PCB四角应有50mil斜角。
定位孔：①定位孔圆心距板边（5，5）mm,(200,200)mil.②定位孔尺寸4mm(157mil),孔为NPTH.③一片板子最少需有三个(含)以上定位孔.光学点：①光学点圆心距离板边(5,10)mm,(200,400)mil.最小不得小于5mm.②光学点直径1mm(40mil),使用圆形。
③光学点防焊层直径3mm.(layer28、layer29 copper)④一片板子最少需有三个(含)以上光学点。
⑤若背面有放SMD零件，也须放光学点。
螺丝孔：①目前板子有A TX和MIC-A TX二种，螺丝孔位置有些许不同。
②螺丝孔正中间的孔为NPTH，不接任何NET。
③螺丝孔外圈8个P AD NET须接到此区域GND。
固定零件：须依坐标放在固定位置，不可任意更动：KB、USB(LAN)、COM、PRN、VGA、Sound、Game port AGP、PCI、CNR、AMP二：Placement顺序： 1.机构零件先摆。
（须用坐标去摆，全部过程中要用键盘，不可用鼠标）2.大零件先摆定：CPU、北桥、南桥、PWM、DIMM、CLK、A TK、A TX-CON、IDE、FDC、Sound\、Super l/O、BIOS3.须看线路图一页一页依据大零件摆零件，不可摆在不相关位置或摆的很远。
在摆同时须依照走线将方向确定，不是摆了就可以。
(有时线路图画在这一页，但不见得就摆在这里，须注意NET的接法)注意事项：1.放置零件时格点需设定为G25，零件原点固定朝左或朝上。
2.零件不可排的过近(外框不可有重迭现象)，尤其同是DIP零件如：EC对EC、EC对CHOKE…会使生产加工零件产生挤推，造成零件浮件状况。
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与EMI相关的Layout走线规则
1、PCB不能有直角走线，直角走线会导致阻抗不连续，导致信号发射，从而产生振铃或过冲，形成强烈的EMI辐射。
2、PCB走线特别是时钟线与总线的粗细应保持一致，粗细不一致时，走线阻抗会发生突变，导致信号发射，从而产生振铃或过冲，形成强烈的EMI辐射。
直角时或粗细不一致时，导线横截面积改变，阻抗突变，会导致反射（电流振荡，方波上升沿上升时间变短，上升沿变陡，缚利叶变换时下降沿越平滑，高频范围变大，EMI FAIL风险变大）造成能量的叠加，导致EMI noise。
另外有五种端接方式都是为了阻抗匹配。
3、尽量避免相邻布线层的层设置，无法避免时，应使相邻布线层中相互垂直或平行走线长度小于1000mil，减小平行走线之间的串扰。
会形成杂散电容。
4、如果单板有内部信号走线层，则时钟等关键信号线布在内层。
将关键信号布在内部走线层可以起到屏蔽的作用。
5、时钟线两侧建议包地线，包地线每隔3000mil接地，保证各包地线上各点电位相等，使信号的回流路径走在预先设定好的地线上，避免crosstalk和coupling到其它线路。
6、时钟、总线、射频线等关键信号走线和其他同层平行走线应满足3W原则，避免信号之间的串扰。
原理同第三条。
7、电流大于等于1A电源所用的表贴保险丝、磁珠、电感、钽电容的焊盘应不少于两个过孔接到平面层，减少过孔等效阻抗。
两个wire孔下地可以减小电感。
8、差分信号线应同层，等长，并行走线，保持阻抗一致，差分线间无其它走线，保证差分线对的共模阻抗相等，提高其抗干扰能力。
差分信号大小相等，方向相等，从EE方面，如果信号到达时间不等，会造成误操作，从EMI考虑，差分信号平行走线noise能相互抵消。
9、关键信号走线一定不能跨分割区走线（包括过孔，焊盘导致的参考平面间隙），跨分割区走线会导致信号回路面积的增大。
10、信号跨其回流平面分割的情况不可避免时，建议在信号跨分割附近采用桥接电容方式处理，电容取值为1nF。
信号跨分割时，常常会导致其回路面积增大，采用桥接地方式是人为的为其设置信号回路。
加电容是高频充当导线。
11、单板上的滤波器（滤波电路）下方不要有其他无关信号走线，分布电容会削弱滤波器的滤波效果。
12、滤波器（滤波电路）的输入，输出信号不能相互平行，交叉走线，避免滤波前后的走线
直接噪声耦合。
13、关键信号线距参考平面边沿大于等于20H（H 为线距离参考平面的高度），抑制边缘辐射效应。
14、对于金属外壳接地元件，应在其投影区的顶层上铺接地铜皮，通过金属外壳接地铜皮之间的分布电容来抑制其对外辐射和提高抗扰度。
15、在单层板或双层板中，布线时应该注意“回路面积最小化”设计，回路面积越小，回路对外辐射越小，并且抗干扰能力越强。
16、信号线（特别是关键信号线）换层时，应在其换层过孔附近设计地过孔，可以减小信号回路面积。
17、时钟线、总线、射频线等强辐射信号线远离接口外出信号线，避免强辐射信号线上的干扰耦合到外出信号线上，向外辐射。
18、敏感信号如复位信号线、片选信号线、系统控制信号等远离外出信号线，接口外出信号线常常带进外来干扰，耦全到敏感信号线进会导致系统误操作。
19、在单面板和双面板中，滤波电容的走线应先经过滤波电容滤波，再到器件管脚，使电源电压先经过滤波再给IC供电，并且IC回馈给电源的噪声也会被电容先滤掉。
20、在单面板和双面板中，如果电源走线很长，应每隔3000mil对地加去耦电容，电容取值为10uF-1000pF，滤除电源线上的高频噪声。
21、滤波电容的接地线和接电源线应该尽可能粗、短，等效串联电感会降低电容的谐振频率，削弱其高频滤波效果。