南京邮电大学软件设计VHDL实验报告
vhdl课程设计实验报告
湖南科技大学信息与电气工程学院《课程设计报告》题目：电子技术课程设计报告专业：通信工程班级：一班姓名：何家乐学号： 1004040126指导教师：罗朝辉任务书题目《电子技术》课程设计时间安排课程设计时间为10天（2周）。
（1）调研、查资料1天。
（2）总体方案设计2 天。
（3）电路设计2天（画原理图，参数计算）。
（4）实验室完成相应电路的验证。
3天（5）撰写设计说明书 1 天。
（6）验收1 天。
目的：训练学生综合运用学过的电子技术原理的基础知识，独立进行查找资料、选择方案、设计电路、撰写报告，进一步加深对电子电路基本理论的理解，提高运用基本技能的能力，为今后的学习和工作打下坚实的基础。
要求：（1）能正确设计电路，画出线路图，分析电路原理。
（2）按时参加课程设计指导，定期汇报课程设计进展情况。
（3）广泛收集相关技术资料。
（4）独立思考，刻苦钻研，严禁抄袭。
（5）按时完成课程设计任务，认真、正确地书写课程设计报告。
（6）培养实事求是、严谨的工作态度和认真的工作作风。
总体方案实现：（1）明确设计任务，对所要设计的任务进行具体分析，充分了解电路性能、指标内容及要求。
（2）制定设计方案。
（3）迸行具体设计：单元电路的设计；参数计算；器件选择；绘制电路原理图。
（4）撰写课程设计报告（说明书）：课程设计报告是对设计全过程的系统总结，也是培养综合科研素质的一个重要环节。
指导教师评语：评分等级：（）指导教师签名：课程设计报告1.课题名称：RGB LED Control 原理图及PCB设计2.设计任务及要求⑴任务：完成RGB LED control 的设计，并画出原理图及其PCB设计。
⑵要求：①能正确设计电路，画出线路图，分析电路原理。
②按时参加课程设计指导，定期汇报课程设计进展情况。
③广泛收集相关技术资料。
④独立思考，刻苦钻研，严禁抄袭。
⑤按时完成课程设计任务，认真、正确地书写课程设计报告。
⑥培养实事求是、严谨的工作态度和认真的工作作风。
VHDL实验报告实验一
实验一：3位比较器一、实验目的1、熟悉Xilinx ISE/ModelSim软件，掌握软件的VHDL程序输入、程序编译和程序仿真操作；2、学习利用VHDL语言设计三位比较器控制电路程序；3、根据三位比较器的原理设计VHDL程序，使得a,b为三位信息的输入端口，若a>b 则c=1。
否则c=0;二、VHDL源程序：●Compare3源代码：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity compare3 isport (a:in std_logic_vector(2 downto 0);b:in std_logic_vector(2 downto 0);c:out std_logic);end compare3;architecture Behavioral of compare3 isbeginprocess (a,b)beginif(a>=b)thenc<='1';elsec<='0';end if;end process;end Behavioral;●三位比较器testbench代码：LIBRARY ieee;USE ieee.std_logic_1164.ALL;-- Uncomment the following library declaration if using-- arithmetic functions with Signed or Unsigned values--USE ieee.numeric_std.ALL;ENTITY tbench1 ISEND tbench1;ARCHITECTURE behavior OF tbench1 IS-- Component Declaration for the Unit Under Test (UUT)COMPONENT compare3PORT(a : IN std_logic_vector(2 downto 0);b : IN std_logic_vector(2 downto 0);c : OUT std_logic);END COMPONENT;--Inputssignal a : std_logic_vector(2 downto 0) := "000";signal b : std_logic_vector(2 downto 0) := "000";--Outputssignal c : std_logic;-- No clocks detected in port list. Replace <clock> below with -- appropriate port nameBEGIN-- Instantiate the Unit Under Test (UUT)uut: compare3 PORT MAP (a => a,b => b,c => c);-- Clock process definitions-- Stimulus processstim_proc: processbegin-- hold reset state for 100 ns.wait for 10 ns;a <= "010";b <= "001";wait for 10 ns;a <= "110";b <= "111";wait for 10 ns;a <= "011";b <= "111";wait for 10 ns;a <= "110";b <= "101";wait for 10 ns;a <= "110";b <= "000";wait for 10 ns;a <= "100";b <= "101";wait for 1000 ns;-- insert stimulus herewait;end process;END;三、实验结果与分析●实验仿真波形图●实验结果分析由波形图观察可得该VHDLd代码实现了比较的功能，在输入a,b值大小不同的情况下，成许进行比较均能的出结果并给C赋值，当a>b,c=1, 反之c=0。
vhdl实验报告
vhdl实验报告VHDL实验报告引言：VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和仿真。
本篇实验报告将介绍我在VHDL实验中的学习和实践经验，包括实验目的、实验过程、实验结果以及对VHDL的理解和展望。
一、实验目的VHDL实验的主要目的是让我们掌握VHDL语言的基本语法和使用方法，能够利用VHDL描述数字电路，并通过仿真和综合工具进行验证和实现。
通过这些实验，我们可以深入了解数字电路的原理和设计方法，提高我们的逻辑设计能力和工程实践能力。
二、实验过程在实验过程中，我们首先学习了VHDL的基本语法，包括实体声明、端口声明、信号声明等。
然后，我们通过实例学习了VHDL的建模方法，包括组合逻辑电路的建模和时序逻辑电路的建模。
在组合逻辑电路的建模中，我们学习了使用逻辑运算符和条件语句描述电路的功能；在时序逻辑电路的建模中，我们学习了使用过程语句和时钟信号描述电路的状态转换。
在学习了VHDL的基础知识后，我们开始进行实验设计。
我们选择了一个简单的数字电路，如4位加法器，来进行实验验证。
首先，我们通过VHDL语言描述了加法器的功能和结构，包括输入端口、输出端口和中间信号。
然后，我们使用仿真工具进行了功能仿真，验证了加法器的正确性。
接着，我们使用综合工具将VHDL代码综合成门级电路，并进行了时序仿真和时序优化，验证了加法器的时序正确性和性能。
三、实验结果通过实验，我们成功地实现了4位加法器的功能，并验证了其正确性和性能。
在功能仿真中，我们输入了不同的测试数据，观察了输出结果，发现加法器能够正确地进行加法运算，并得到了正确的结果。
在时序仿真中，我们观察了电路的时序行为，包括输入信号的变化、输出信号的响应和中间信号的传播延迟等，发现加法器能够在时序上满足要求，并且具有较好的性能。
vhdl设计实验报告
vhdl设计实验报告VHDL设计实验报告引言VHDL（Very High Speed Integrated Circuit Hardware Description Language）是一种硬件描述语言，广泛应用于数字电路设计和验证。
本实验旨在通过设计一个简单的电路来熟悉VHDL语言的基本语法和设计流程。
一、实验背景数字电路是现代电子系统的基础，而VHDL则是描述和设计数字电路的重要工具。
VHDL可以帮助工程师们以一种形式化的语言来描述电路的功能和结构，从而实现电路的模拟和验证。
二、实验目的本实验的目的是通过使用VHDL语言设计一个简单的电路，加深对VHDL语言的理解，并掌握基本的电路设计流程。
三、实验步骤1. 确定电路功能在设计电路之前，首先需要明确电路的功能。
本实验中，我们选择设计一个4位加法器电路。
2. 设计电路结构根据电路功能的要求，设计电路的结构。
在本实验中，我们需要设计一个4位加法器，因此需要使用4个输入端口和一个输出端口。
3. 编写VHDL代码使用VHDL语言编写电路的描述代码。
在代码中，需要定义输入和输出端口的类型和位宽，并实现电路的功能。
4. 进行仿真使用仿真工具对设计的电路进行仿真，以验证电路的功能是否符合预期。
通过输入不同的测试数据，观察输出是否正确。
5. 下载到FPGA开发板将设计好的电路代码下载到FPGA开发板上进行验证。
通过连接输入信号和观察输出信号，验证电路在实际硬件上的运行情况。
四、实验结果与分析经过仿真和实际验证，我们设计的4位加法器电路在功能上符合预期。
输入不同的数据进行加法运算时，输出结果都正确。
五、实验总结通过本次实验，我们深入了解了VHDL语言的基本语法和设计流程。
通过设计一个简单的电路，我们掌握了VHDL的应用方法，并通过仿真和实际验证，加深了对电路设计的理解。
六、实验心得本实验让我对VHDL语言有了更深入的认识。
通过实际操作，我更加熟悉了VHDL的编写和仿真流程。
VHDL实验报告 四选一数据选择器的设计
五、实验步骤
4、对设计文件进行仿真
1）选择File--New，在弹出的对话框中选择Vector Waveform File，点击OK按 钮，打开进入一个空的波形编辑器窗口。
2）设置仿真结束时间，波形编辑器默认的仿真结束时间为 1µS，根据仿真需 要，可以自由设置仿真的结束时间（本次设置的为1ms）。选择 QUARTUSII 软件的 Edit--
的 Fie>Save进行保存。
5）指定仿真器设置，在仿真过程中有时序仿真和功能仿真之分，在这里介绍 功能仿真。在 QUARTUSII软件中选择 Processing>Simulator Tool 命令，打开仿真器工具 窗口，如下图所示。
按图上的提示，首先产生功能仿真网表文件（在simulation
mode后选择
二、实验目的
1、熟悉四选一数据选择器的工作原理。 2、进一步掌握VHDL顺序语句和并行语句的使用。 3、进一步熟悉QUARTUSⅡ软件的使用方法和VHDL输入的全
过程。
三、实验原理
在数字系统中常需要将多路数据有选择地分别传送到公共 数据线上去，完成这一功能的逻辑电路称为数据选择器。 数据选择器是一种通用性很强的中规模集成电路，它的用 途很广。
3）点击 Add Hardware 按钮，出现 Add Hardware 对话框，在 Add Hardware 对话 框中，从 Hardware type 列表中选择所需要硬件类型，如果是 USB 接口的请参照用户使用手册 中的 USB 电缆的安装与使用，如果使用的是并口下载线则选取如下图 所示的硬件类型，点击 OK按钮，完成对硬件类型的设置。回到编程器硬件设置窗口， 点击 Close 按钮退出设置。则在 编程器对话框中的编程硬件类型会出现刚才选取的编程器硬件。
VHDL实验报告
实验四————LED数码管显示数字实验内容：在四个七段LED数码管上显示数字“1234”。
实验原理：实现LED数码管数字显示电路的输入和输出端口控制信号如图所示clkLed_bit reset led_seg输入和输出端口信号图中clk信号为50MHz时钟信号。
reset信号为复位按键输入信号，当reset按键按下时，reset信号为低电平。
输出信号led_bit为驱动LED数码管的位码信号，因为有四个LED 数码管，需要四根信号线，控制四个LED数码管中的哪一个LED数码管显示。
输出信号led_seg为驱动LED数码管的段码信号，共有八根信号线，分别是a,b,c,d,e,f,g,dp段，输出信号led_seg能够控制一个LED数码管中的哪一段显示。
四个七段LED数码管的排列如下图所示：四个LED数码管LED数码管采用共阳极发光二极管，如下图所示，需要点亮数码管中的某一段时，应该在对应段的段码信号输出低电平。
共阳极LED数码管由于每个LED数码管有八个发光二极管，八个发光二极管同时导通时需要提供比较大的电流，需要给共阳极加驱动电路，如下图所示，当需要某一LED数码管显示数字时，就给该行的控制信号led_bit(i)提供一个低电平信号。
共阳极LED数码管的阳极驱动电路原理图实验内容：本次实验采用了两个进程：1.scanclk_get:获取扫描时序控制信号2.led_selest_get:选择数码管并显示数字流程图：Clknum scan_cntr reset led_bit<3:0>源代码：library IEEE;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity EXP4_M isport(clk,rst:in std_logic;led_bit:out std_logic_vector(3 downto 0); led_seg:out std_logic_vector(7 downto 0)); end EXP4_M;进程scanclk_get 产生LED 数码管扫描时序控制电路 Led_select_d isplay 进程选择要显示的数据和对应的数码管 七段译码器architecture Behavioral of EXP4_M issignal scanclk:std_logic_vector(17 downto 0);beginscanclk_get:process(clk,rst)beginif rst='0' thenscanclk<=(others=>'0');elsif rising_edge(clk) thenscanclk<=scanclk+1;end if;end process scanclk_get;led_select_display:process(scanclk)begincase scanclk(17 downto 16) iswhen "00" =>led_bit<="1110";led_seg<="10011111" ;when "01"=>led_bit<="1101";led_seg<="00100101" ;when "10"=>led_bit<="1011";led_seg<="00001101" ;when "11"=>led_bit<="0111";led_seg<="10011001" ;when others =>null;end case;end process led_select_display;end Behavioral;UCF文件：net "clk" loc =Y11;net "rst" loc =J3;net "led_bit(0)" loc =M5;net "led_bit(1)" loc =M4;net "led_bit(2)" loc =M3;net "led_bit(3)" loc =M2;net "led_seg(0)" loc =R4;net "led_seg(1)" loc =T3;net "led_seg(2)" loc =T2;net "led_seg(3)" loc =T1;net "led_seg(4)" loc =N4;net "led_seg(5)" loc =N3;net "led_seg(6)" loc =N2;net "led_seg(7)" loc =N1;实验结果：实验箱数码管依次显示“1234”。
VHDL实验报告与代码毕业设计(论文)
实验一. 分频器设计一．实验目的1.熟悉QUARTUSII 软件的使用2.熟悉PLD设计流程3. 学习分频器的设计二．实验内容设计一个最大分频为225的分频器，将50MHz时钟作为输入三．实验框图四．管脚设定CLOCK_50 PIN_N2LEDR[0] PIN_AE23五．实验代码LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_UNSIGNED.all;ENTITY clk1 ISPORT(clk:IN STD_LOGIC;DIGIT:OUT STD_LOGIC);END clk1;ARCHITECTURE clk1 OF clk1 ISBEGINCOUNT: PROCESS(clk)V ARIABLE temp:STD_LOGIC_VECTOR(25 DOWNTO 0);BEGINIF(clk'EVENT AND clk = '1')THENtemp := temp+1;IF(temp(25)='1') THENtemp:=(OTHERS=>'0');END IF;END IF;DIGIT <= temp(24);END PROCESS count;END clk1;六．心得体会通过这次实验，我初步掌握了QUARTUSII 软件的使用，为今后的实验打下基础。
实验二. VHDL描述风格比较一．实验目的1.深入体会VHDL三种描述风格的区别2. 学习3输入表决器，异或门的实现3.设计一个5输入表决器。
二．实验内容以3输入表决器，异或门，通用寄存器等代码为例，深入体会VHDL描述风格。
1.学习已给的3输入表决器代码，完成3输入表决器的三种描述方式的验证比较。
在QUARTUS II中对程序进行编译，下载，验证。
使用拔码开关SW0,SW1,SW2作为三个输入，输出在LEDR0表示，亮表示‘1’，不亮表示‘0’2.学习已给的异或门代码，完成异或门的三种描述方式的验证比较。
vhdl实验报告_16乘16点阵_列选_显示
综合实践总结报告综合实践名称： EDA技术与实践综合实践地点、时间一．题目功能分析和设计实验的要求有如下三点:1.用16*16点阵的发光二极管显示字符；2.可显示字符为0~9的数字字符与A~F英文字母的大写；3.输入为四位二进制矢量;按照要求可知，LED点阵模块，共由16×16=256个LED发光二极管组成，如何在该点阵模块上显示数字和字母是本实验的关键。
先将要显示的每一幅图像画在一个16×16共256个小方格的矩形框中，再在有笔划下落处的小方格里填上“1”，无笔划处填上“0”，这样就形成了与这个汉字所对应的二进制数据在该矩形框上的分布以数字8为例，点阵分布为：0000000000000000000000000000000000011111111110000001111111111000000110000001100000011000000110000001100000011000000111111111100000011111111110000001100000011000000110000001100000011000000110000001111111111000000111111111100000000000000000000000000000000000考虑到实际物理实验平台上点阵发光二极管的原理，以下为16×16点阵LED外观图，只要其对应的X、Y轴顺向偏压，即可使LED 发亮。
例如如果想使左上角LED点亮，则Y0=1，X0=0即可。
所以我采用行列扫描的方法，用四位二进制数做列选信号（总共16列），如选中第一列，则扫描第一列之中哪些行是高电平（1），哪些行是低电平（0）；为高电平的则点亮，为低电平的不亮。
（列信号都接地）。
如此，列选信号由“0000”变到“1111”时，16列扫描完毕，一个字也就出来了，列选信号重新由“0000”开始扫描。
注意扫描频率必须要足够快，才能保证显示一个数字或字母时所有灯在肉眼看来是同时在闪烁的。
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南京邮电大学软件设计VHDL实验报告
通信与信息工程学院
/ 年第 2 学期
软件设计实验报告
模块名称VHDL 专业通信工程
学生班级
学生学号
学生姓名
指导教师梅中辉
设计题目 基本课题：04. 2对4译码器
综合课题：18. 奇偶校验器
任务要求 1.基本课题：设计一个2对4译码器（输入：A B 输出：Y3 Y2
Y1 Y0），真值表如图2。
2. 奇偶校验器系统的功能是对八位二进制数据及其奇偶校验位的
输入进行校验，输出正确的奇、偶校验位。
ODD_IN 与EVEN_IN 是控
制奇校验和偶校验功能输入，IN0到IN7是七位数据及一位校验位
数据输入，IN_READY 表示输入数据已经准备好，能够处理，当
OUT_REQ 输入表示要求输出数据，CLK 端口用于接收时钟信号，支
持系统的时钟上升沿同步。
当输出端口OUT_READY 输出信号有效
时，表示输出数据已经准备好，能够为下级电路使用，ODD_OUT 与
EVEN_OUT 用来输出正确的奇偶校验位。
上述控制端口均为高电平有
效。
A B Y3 Y2 Y1 Y0 0 0 0 1 1 0 0 1 1 1 1 0 1 1 0 1 1 0 1 1 0 1 1 1 实验设备及软件
1． 微型计算机 2． EDA-VHDL 开发软件
同组人员学号及姓
名
11001803 胡雪琪
参考文献 1. 张顺兴 《数字电路与系统设计》东南大学出版社 .8
2. 苗丽华《VHDL 数字电路设计教程》人民邮电出版社 .11 VHDL
课程设计题目及要求（自编资料）
3. VHDL 课程设计题目及要求（自编资料）
4. 杨晓慧 杨永健 《基于FPGA 的EDA/SOPC 技术与VHDL 》 国防工
业出版社 .7
5. Peter J. Ashenden 《The VHDL Cookbook 》Dept. Computer
Science University of Adelaide South Australia July,
1990
报告内容
一． 实验目的
1.掌握组合逻辑中译码器电路的设计原理。
2.能利用VHDL 语言设计一个2-4译码器。
二． 实验器件
1.微型计算机
2.EDA-VHDL 开发软件
三． 实验名称
2-4译码器
四． 题目要求概述
设计一个2对4译码器（输入：A B 输出：Y3 Y2 Y1 Y0），真值表如图
五． 系统分析
○
1.原理图：
分析：EN=1，Z[0]=Z[1]=Z[2]=Z[3]=1;
EN=0，Z[0]=!(!A!B ）,Z[1]=!(!AB),Z[2]=!(A!B),Z[3]=!AB
○
2.设计算法： A B Y3 Y2 Y1 Y0 1 0 0 1 1 0 0 1 1 1 1 0 1 1 0 1 1 0 1 1 0 1 1 1
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY XiaoLi IS --定义实体名称为XiaoLi
PORT( EN:IN STD_LOGIC; --定义输入/输出端口a:IN STD_LOGIC_VECTOR(1 DOWNTO 0);
y:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END XiaoLi;
ARCHITECTURE dataxl OF XiaoLi IS
BEGIN
PROCESS(EN,a)
BEGIN
IF(EN='0')THEN
CASE a IS --用CASE语句进行译码
WHEN "00"=>y<="1110";
WHEN "01"=>y<="1101";
WHEN "10"=>y<="1011";
WHEN "11"=>y<="0111";
WHEN OTHERS=>y<="0000";
END CASE;
ELSE y<="1111";
END IF;
END PROCESS;
END dataxl;
○3设计要点：
1. 2-4译码器有一个使能端EN，低电平有效，因此要用到IF语句分情况处理，当EN=1时，输出全为逻辑1；当EN=0时，在使能下对输入进行译码输出。
2. 在2-4译码器中，要求根据相应的输入译码得到相应的输出，这需要用到CASE语句，根据满足的条件直接选择相应的顺序语句执行。
然后根据题目要求进行设置。
六．逻辑仿真图及功能分析
逻辑仿真图：
功能分析：EN=1时，y[0..3]=1111
EN=0时，a[0..1]=00,y[0..3]=1110
a[0..1]=01,y[0..3]=1101
a[0..1]=10,y[0..3]=1011
a[0..1]=11,y[0..3]=0111
七．时序仿真及分析
时序仿真：
EN=0
EN=1
分析：EN=1时，y3y2y1y0=111
EN=0时，a1a0=00,y3y2y1y0=1110; a1a0=01, y3y2y1y0=1101;
a1a0=10,y3y2y1y0=1011; a1a0=11,y3y2y1y0=0111.
五．调试过程与问题
1.创立工程：
在File/NewProjectWizard里输入工程路径作为当前的工作目录，工程名和顶层文件实体名为必须相同设为XiaoLi。
其中目标器件选取Altera公司Cyclone2的EP2C8T144C8。
2建立文本/编辑文件：
在File/New里选取VHDL File文件类型，输入相应代码后保存文件，要保存在已建立的文件夹里，存盘文件名要与实体名保持一致，即XiaoLi.vhd。
若不一致，在编译过程中会出现错误，在顶层文件中找不到要编译的文件。
3编译综合：
执行Processing/Compiler Tool，启动编译器，编译成功后显示编译报告。
选择Tool/Netlist Viewer/Technology Map Viewer观察生成后的门级电路原理图。
对于不同的目标器件，尽管逻辑功能一样，可是其门级电路的结构是不一样。
2-4译码器综合后的门级电路原理图：。