4 组合逻辑电路的Verilog HDL描述
VerilogHDL实验报告
VerilogHDL实验报告实验一Modelsim仿真软件的使用一、实验目的（1）熟悉Modelsim 软件（2）掌握Modelsim 软件的编译、仿真方法（3）熟练运用Modelsim 软件进行HDL 程序设计开发二、实验内容1、实验要求用Verilog HDL 程序实现一个异或门，Modelism仿真，观察效果。
2、步骤1、建立工程2、添加文件到工程3、编译文件4、查看编译后的设计单元5、将信号加入波形窗口6、运行仿真3、方法moduleyihuo (a,b,c);inputa,b;output c;assign c=a^b;endmodule测试程序：module t_yihuo;reg a,b; wire c;initial begin a=0; forever #20 a=~a; end initial begin b=0; forever #30 b=~b; endyihuou1(a,b,c);endmodule二、实验结果波形图：三、分析和心得通过这次的实验，我基本熟悉Modelsim软件，掌握了Modelsim软件的编译、仿真方法。
同时在编写程序的过程中，加深了我对课上所讲的HDL的语法的认识。
实验二简单组合电路设计一、实验目的（1）掌握基于Modelsim的数字电路设计方法（2）熟练掌握HDL 程序的不同实现方法二、实验内容1、实验要求设计一个三人表决器（高电平表示通过），实验内容如下：（1）三个人，一个主裁判，两个副裁判；（2）规则：只要主裁判同意，输出结果为通过；否则，按少数服从多数原则决定是否通过。
使用 Verilog HDL 程序实现上述实验内容，并使用modelsim 仿真。
2、方法module test(a,b,c,s);inputa,b,c;output s;assign s=c|(b&a);endmodulemodulet_test;rega,b,c;wire s;initialbegina=0;forever#10 a=~a;endinitialbeginb=0;forever #20 b=~b;endinitialbeginc=0;forever#40 c=~c;endtest u1(a,b,c,s);endmodule三、实验结果四、分析和心得通过本次实验，我掌握基于Modelsim的简单数字电路设计方法，且尝试了用不同方法实现功能，三人表决器可以通过testbench测试程序实现，也可以利用always模块实现，可见程序的设计思想是很重要的。
Verilog硬件描述语言(7)设计实例
[例5]. 3-8译码器设计实例（利用赋 值语句设计组合逻辑） module decoder(out,in); output [7:0] out; input [2:0] in; assign out = 1‘b1<<in;/**** 把最低位的1 左移 in（根据从in口输入的值）位，并 赋予out ****/ endmodule
多路器设计方案之三: module mux3( out, a, b, sel); output out; input a, b, sel; reg out; always @( a or b or sel ) begin if( sel ) out = a; else out = b; end endmodule
[例9]. 输出驱动器设计实例 三态输出驱动器设计方案之一: module trist1( out, in, enable); output out; input in, enable; assign out = enable? in: 'bz; endmodule
三态输出驱动器设计方案之二: module trist2( out, in, enable ); output out; input in, enable;
[例3].利用task和电平敏感的always块设 计比较后重组信号的组合逻辑. module sort4(ra,rb,rc,rd,a,b,c,d); parameter t=3; output [t:0] ra, rb, rc, rd; input [t:0] a, b, c, d; reg [t:0] ra, rb, rc, rd; always @(a or b or c or d) //用电平敏感的always块描述组合逻辑
verilog格式说明
verilog格式说明Verilog是一种硬件描述语言（HDL），用于描述和设计数字电路。
它是一种重要的工具，广泛用于电子系统级设计（ESL）和硬件验证。
以下是Verilog的格式说明：1. 模块声明：一个Verilog文件通常包含一个或多个模块。
模块定义以关键字module开头，后跟模块名称和端口列表。
例如：module my_module (input clk, input [7:0] data, output reg result);2. 端口声明：端口列表中定义了模块的输入和输出端口。
每个端口都有一个方向和一个数据类型。
关键字input表示输入端口，output表示输出端口。
例如：input clk; // 单个输入端口input [7:0] data; // 8位宽输入端口output reg result; // 单个输出端口（带有寄存器）3. 寄存器和连线声明：在模块中，可以使用寄存器和连线来保存和传输数据。
使用关键字reg声明寄存器变量，使用关键字wire声明连线。
例如：reg [3:0] count; // 4位寄存器变量wire [7:0] sum; // 8位宽连线4. 组合逻辑：Verilog可以描述组合逻辑电路，如AND、OR、NOT等门的逻辑运算。
例如：assign result = (data1 & data2) | data3; // 使用assign语句描述组合逻辑5. 时序逻辑：时序逻辑描述了基于时钟信号的电路行为。
使用关键字always和关键字posedge或negedge表示时钟上升沿或下降沿敏感的逻辑块。
例如：always @(posedge clk) // 在时钟上升沿触发的逻辑beginif (reset) // 重置信号count <= 0;elsecount <= count + 1; // 计数器递增end这些是Verilog中一些常见的格式说明。
Verilog HDL
Verilog HDL基本程序结构用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型，也称为模块，是Verilog 的基本描述单位。
模块描述某个设计的功能或结构以及与其他模块通信的外部接口，一般来说一个文件就是一个模块，但并不绝对如此。
模块是并行运行的，通常需要一个高层模块通过调用其他模块的实例来定义一个封闭的系统，包括测试数据和硬件描述。
一个模块的基本架构如下：module module_name (port_list)//声明各种变量、信号reg //寄存器wire//线网parameter//参数input//输入信号output/输出信号inout//输入输出信号function//函数task//任务……//程序代码initial assignmentalways assignmentmodule assignmentgate assignmentUDP assignmentcontinous assignmentendmodule说明部分用于定义不同的项，例如模块描述中使用的寄存器和参数。
语句用于定义设计的功能和结构。
说明部分可以分散于模块的任何地方，但是变量、寄存器、线网和参数等的说明必须在使用前出现。
一般的模块结构如下：module <模块名> (<端口列表>)<定义><模块条目>endmodule其中，<定义>用来指定数据对象为寄存器型、存储器型、线型以及过程块。
<模块条目>可以是initial结构、always结构、连续赋值或模块实例。
下面给出一个简单的Verilog模块，实现了一个二选一选择器。
例2-1 二选一选择器（见图2-1）的Verilog实现图2-1 例2-1所示的二选一电路module muxtwo(out, a, b, s1);input a, b, s1;output out;reg out;always @ (s1 or a or b)if (!s1) out = a;else out = b;endmodule模块的名字是muxtwo，模块有４个端口：三个输入端口a、b和s1，一个输出端口out。
第三章 Verilog HDL的基本语法汇总
512个单元，每个单元为32位
3.3 Verilog HDL的运算符
算术运算符 逻辑运算符 关系运算符 等值运算符 位运算符 缩减运算符 移位运算符 条件运算符 拼接运算符
1.算术运算符
算术运算符包括： + （加法运算符或正值运算符，如x+y，+8） - （减法运算符或负值运算符，如x-y，-90） * （乘法运算符，如x*y） / （除法运算符，如x/y） % （取模运算符，如x % y）
1．间隔符: Verilog 的间隔符主要起分隔文本的作用，可以使 文本错落有致，便于阅读与修改。
间隔符包括空格符（\b）、TAB 键（\t）、换行符（\n）及 换页符。
2．注释符:注释只是为了改善程序的可读性，在编译时不起作用。 多行注释符(用于写多行注释): /* --- */； 单行注释符 :以//开始到行尾结束为注释文字。
3．标识符和关键词
标识符:给对象（如模块名、电路的输入与输出端口、变
量等）取名所用的字符串。以英文字母或下划线开始
如，clk、counter8、_net、bus_A 。
关键词:是Verilog语言本身规定的特殊字符串，用来定义 语言的结构。例如，module、endmodule、input、 output、wire、reg、and等都是关键词。关键词都是小 写，关键词不能作为标识符使用 。出始终根据输入的变化而 更新其值的变量,它一般指的是硬件电路中的各种物理 连接.
例:网络型变量L的值由与门的驱动信号 a和b所决定，即L＝a&b。a、b的值发 生变化，线网L的值会立即跟着变化。
a
&L
Verilog-HDL中的基本语法
一个完整的源程序都应当加上需要的注释， 以加强程序的可读性。
2.2 Verilog HDL的语法
2.2.1 空白符和注释
Verilog HDL的空白符包括空格、tab符号、换行 和换页。
空白符如果不是出现在字符串中，编译源程序 时将被忽略。
8. 条件操作符(Conditional operators)
条件操作符为：？：
条件操作符的操作数有3个，其使用格式为
操作数 = 条件 ？ 表达式1：表达式2；
即当条件为真（条件结果值为1）时，操作数 = 表达式1；为假（条件结果值为0）时，操作数 = 表达 式2。
9. 位并接操作符（Concatenation operators） 并接操作符为：｛｝ 并接操作符的使用格式： ｛操作数1的某些位，操作数2的某些位，…，操作数n 的某些位｝；
位运算操作符包括：~（按位取反）、&（按位与）、 |（按位或）、^（按位异或）、^~或~^（按位同或）。
在进行位运算时，当两个操作数的位宽不同时， 计算机会自动将两个操作数按右端对齐，位数少的操 作数会在高位用0补齐。
4. 关系操作符（Pelational operators）
关系操作符有：
<（小于）、<=（小于等于）、>（大于）、>=（大 于等于）。
② 每个模块首先要进行端口定义，并说明输入 （input）、输出（output）或双向（inouts），然 后对模块的功能进行逻辑描述。
③ Verilog HDL程序的书写格式自由，一行可以一 条或多条语句，一条语句也可以分为多行写。
④ 除了endmodule语句外，每条语句后必须要有 分号“；”。
verilog组合逻辑电路
Verilog组合逻辑电路1. 引言Verilog是一种硬件描述语言，用于描述数字电路的行为和结构。
组合逻辑电路是其中一种常见的数字电路类型，它由一系列逻辑门组成，根据输入信号的值直接产生输出信号。
本文将介绍Verilog组合逻辑电路的基本概念、语法和设计方法。
我们将从简单的逻辑门开始讨论，并逐步深入到更复杂的组合逻辑电路设计。
2. Verilog基础知识在开始讨论Verilog组合逻辑电路之前，让我们先了解一些基础知识。
2.1 模块(Module)在Verilog中，模块是最基本的单元，用于封装特定功能的硬件模块。
每个模块由输入（input）、输出（output）和内部信号（wire）组成。
2.2 端口(Port)端口是模块与外部世界进行通信的接口。
在Verilog中，输入和输出端口通过关键字input和output定义。
2.3 连接符号在Verilog中，用于连接不同信号线之间的符号是冒号(:)。
例如，如果我们要将一个输入端口连接到一个输出端口，可以使用以下语法：output_port : input_port;2.4 逻辑门逻辑门是组合逻辑电路的基本组成部分，通过输入信号产生输出信号。
常见的逻辑门包括与门（AND）、或门（OR）、非门（NOT）等。
2.5 布尔代数布尔代数是一种用于描述逻辑运算的数学系统。
它使用真（1）和假（0）表示逻辑值，并通过逻辑运算符进行操作，如与、或、非等。
3. Verilog组合逻辑电路设计现在让我们开始探讨Verilog组合逻辑电路的设计方法。
我们将从简单的逻辑门开始，并逐步深入到更复杂的设计。
3.1 与门(AND)与门是最基本的逻辑门之一，它的输出信号为输入信号的乘积。
以下是一个实现两个输入的与门的例子：module and_gate(input a,input b,output y);assign y = a & b;endmodule3.2 或门(OR)或门也是常见的逻辑门之一，它的输出信号为输入信号的和。
第5章组合逻辑、时序逻辑Verilog语言描述(已排)
5.1.1 组合逻辑电路的连续赋值实现
以2路选择器为例：
module mux2to1( a, b, sel, out); input a, b; input sel; output out; assign out = (sel) ? b:a;
endmodule
注意：
连续赋值语句的被赋值变量只能是线网wire型。
注意： 过程块描述的组合逻辑电路： 1. 被赋值变量只能是reg型； 2. 触发方式采用电平触发； 3. always@( )引导的敏感量要完整。
5
always过程块与连续赋值语句描述的组合逻辑电路效果相同 两种方法描述的2路选择器电路均相同， 综合工具根据Verilog代码综合自动生成的电路均为下图所示
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5.1.2 组合逻辑电路的always过程块实现
仍然以2路选择器为例： module mux2to1( a, b, sel, out);
input a, b; input sel; output out; reg out； always @(sel or a or b)
out = (sel) ? b:a; endmodule
endmodule
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对应的CMOS工艺下D触发器的电路结构
. d
q
. . . clk
rst clk
d
T1
clk
q
T3
rst
clk clk
clk clk
T2
T4
.q
D触发器符号
clk
clk
D触发器电路图
说明：复位信号不受时钟信号clk的影响。 只要复位信号rst为高电平时，电路就复位，输出q为0。
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下面用条件运算符描述了一个2选1的数据选择器。 //Dataflow description of 2-to-1-line multiplexer module mux2x1_df (A,B,SEL,L); input A,B,SEL; output L; assign L = SEL ? A : B; endmodule
CO AB D1
( A B )C i
S
CO
D2
≥1
Co
//Description of 4-bit full adder module _4bit_adder (S,C3,A,B,C_1); input [3:0] A,B; input C_1; output [3:0] S; output C3; wire C0,C1,C2; //内部进位信号 //Instantiate the fulladder fulladder FA0 (S[0],C0,A[0],B[0],C_1),
•门级描述： 一般使用Primitive（内部元件）、自定义的下层模块对电 路描述。主要用于层次化设计中。
•数据流描述方式：
一般使用assign语句描述，主要用于对组合逻辑电路建模。 •行为描述方式： 一般使用下述语句描述，可以对组合、时序逻辑电路建模。 1）initial 语句 2）always 语句
2、数据流建模举例
数据流建模使用的基本语句是连续赋值语句assign ，该 语句用于对wire型变量进行赋值， 它由关键词assign开始，后面跟着由操作数和运算符组成的 逻辑表达式。 连续赋值语句的执行过程是：只要逻辑表达式右边变量 的逻辑值发生变化，则等式右边表达式的值会立即被计算 出来并赋给左边的变量。 2选1数据选择器的连续赋值描述是： wire A,B,SEL,L; //声明4个连线型变量 assign L=(A & ~SEL)|(B & SEL); //连续赋值 注意，在assign语句中，左边变量的数据类型必须是wire型。
A B Ci
//Description of 1-bit full adder module fulladder (S,CO,A,B,CI); input A,B,CI; output S,CO; wire S1,D1,D2; //内部节点信号 //Instantiate the halfadder halfadder HA1 (S1,D1,A,B); halfadder HA2 (S,D2,S1,CI); or g1(CO,D2,D1); endmodule AS1B A B Ci
in ctrl （a） out in ctrl out
（b） 图 4.6.3 三态门元件模型 （a）bufif1 （b）notif1
bufif1真值表
notif1真值表
bufif1 数 据 输 入 0 1 x z
控制输入 0 1 x 0 0/z z z z z 1 x x 1/z x x
z 0/z
1/z x x
4.6.1 组合逻辑电路的门级建模
门级建模:将逻辑电路图用HDL规定的文本语言表示出来。
三态门
元件符号 and or xor buf 功能说明 多输入端的与门 多输入端的或门
基本门级元件模型 多输出门
元件符号 nand nor xnor not 功能说明
多输入门
多输入端的与非门 多输入端的或非门 多输入端的异或非门 多输出端的反相器 控制信号高电平有效的 三态反相器 控制信号低电平有效的 三态反相器
notif1 控制输入 0 1 x z 0 z 1 1/z 1/z 数 1 z 0 0/z 0/z 据 x x 输 x z x x x 入 z z x
//Gate-level description of a 2to-4-line decoder 4、设计举例 module _2to4decoder 试用Verilog语言的门级 (A1,A0,E,Y); 元件描述2线-4线译码器. input A,B,E; 说明 output [3:0]Y; 部分 wire A1not,A0not,Enot; 1 E & Y0 not G1 (A1not,A1), G2 (A0not,A0), & Y1 G3 (Enot,E); 1 A0 功能 nand & Y2 描述 G4 (Y[0],A1not,A0not,Enot), 1 G5 (Y[1],A1not,A0,Enot), A1 & Y3 G6 (Y[2],A1,A0not,Enot), G7 (Y[3],A1,A0,Enot); endmodule
条件运算符 是三目运算符，运算时根据条件表达式的值选择表达式。 一般用法： condition_expr?expr1:expr2; 首先计算第一个操作数condition_expr的值，如果结果为逻辑1， 则选择第二个操作数expr1的值作为结果返回，结果为逻辑0， 选择第三个操作数expr2的值作为结果返回。
=1 &
S A B C=AB
//Gate-level hierarchical description of 4-bit adder // Description of half adder module halfadder (S,C,A,B); input A,B; output S,C; //Instantiate primitive gates xor (S,A,B); and (C,A,B); endmodule
多输入端的异或门 多输出端的缓冲器 控制信号高电平有效的三态缓冲 器 控制信号低电平有效的三态缓冲 器
bufif1
bufif0
notif1
notif0
end
Verilog 基本门级元件
and nand or nor xor n-input AND gate n-input NAND gate n-input OR gate n-input NOR gate n-input exclusive OR gate n-input exclusive NOR gate buf
算术运算符 （双目运算 符）
关系运算符 （双目运算符）
位运算符 （双目运算 符）
缩位运算符 （单目运算 符）
逻辑运算符
移位运算符 （双目运算 符）
位运算符与缩位运算的比较 A：4’b1010 、 B：4’b1111，
位运算
~A = 0101 A&B= ~B = 0000 1010 &A=1& 0&1&0=0 ~&A=1 &B=1
5、分层次的电路设计方法简介 分层次的电路设计:在电路设计中，将两个或多个模块组 合起来描述电路逻辑功能的设计方法。
设计方法：自顶向下和自底向上两种常用的设计方法 4位全加器的层次结构框图
4 位全加器
1 位全加器
1 位全加器
1 位全加器
1 位全加器
半加器
或门
. . . . . .
半加器
或门
A B
例2 用Verilog的门级元件进行 描述由三态门构成的2选1数据 选择器 。
B
L
A
SEL
//Gate-level description of a 2-to-1-line multiplexer module _2to1muxtri (A,B,SEL,L); input A,B,SEL; output L; tri L; bufif1 (L,B,SEL); bufif0 (L,A,SEL); endmodule
1、多输入门 只允许有一个输出，但可以有多个输入。
调用名
and A1（out，in1，in2，in3）； and真值表
and 0 0 0 0 0 0
nand真值表
X 0 x x x
输入1 1 0
1
z
0 x x x
nand
0
输 1 入 x
输入1 0 1 1 1 1 0
x 1 x
z 1 x
输 入
1
2
x z
Verilog HDL的运算符
类型 符号 + * / % ~ & | ^ ^~ 或 ~^ ! && || 功能说明 二进制加 二进制减 二进制乘 二进制除 求模 按位取反 按位与 按位或 按位异或 按位同或 逻辑非 逻辑与 逻辑或 类型 符号 > < >= <= == != & ~& | ~| ^ ^~ 或 ~^ >> << 功能说明 大于 小于 大于或等于 小于或等于 等于 不等于 缩位与 缩位与非 缩位或 缩位或非 缩位异或 缩位同或 右移 左移
在连续赋值语句中，如果SEL＝1，则输出L＝A；否则L＝B。
数据流建模根据电路的逻辑功能进行描述，不必考虑电路的组成以及元件 之间的连接，是描述逻辑电路常用的一种方法。
4.6.3 组合逻辑电路的行为级建模 行为级建模就是描述数字逻辑电路的功能和算法。
一般使用always结构，后面跟着一系列过程赋值语句，
A|B= 1111
A^B= 0101
A~^B= 1010
缩位运算
|A=1 ~|B=0
^A=0 ^B=0
~^A=1 ~^B=1
位拼接运算符
作用是将两个或多个信号的某些位拼接起来成为一个新的操作数， 进行运算操作。 设A=1’b1，B=2’b10，C=2’b00 则{B,C}＝4’b1000 {A,B[1],C[0]}＝3’b110 {A,B,C,3’b101}=8’b11000101。 对同一个操作数的重复拼接还可以双重大括号构成的运算符{{}} 例如{4{A}}=4’b1111，{2{A},2{B},C}=8’b11101000。
not N1（out1，out2，…，in）；buf B1（out1，out2，…，in）；