4-18层PCB叠层参考模板
4层PCB制板说明
PCB Specification4层通孔板General PCB Information1.Total layer: 62.FR4 board , Er=4.3(All layers)Layer Definationyer 1: Signal Layer componentyer 2: Signal Layeryer 3: Signal Layeryer 6: Signal Layer componentPCB Fabrication Requirement:1.Blue solder mask with white silk screen, no silk screen on PAD .2.All via-in-the-pad are filled3.100% net-list Electrical Test4.50ohm line resistance control requirementtarget line resistance: 50ohm 10%a. 4.5mil width Surface stripline in layer 1th, reference layer arelayer 2th.b. 4.5mil width Surface stripline in layer 6th, reference layer arelayer 5th.c. 6.5mil width stripline in layer 4th, reference layer are layer3th .and layer 5thA.化金規格: NI: min100u”, Au: min2u”。
B.成型公差:+/-5milC.孔銅規格:通孔min0.8mil,埋孔:min0.7mil,盲孔:min0.6milD.孔徑公差:PTH:+/-3mil,NP:+/-2milE.板彎翹MAX0.70%F.BGA封装必须用OSP工艺，其他化金处理。
pcb叠层设计参考
RCC类型
RCC80um RCC65um
RCC厚度 （单位um/mil）
80um(3.15mil) 65um(2.56mil)
不同工作频率的介电常数
1MHZ
1GHZ
3.8
3.4
3.8
3.4
■ 目前可用于激光打孔的半固化片有：
LDP1080、 LDP106、106
团结奉献、诚信敬业、务实高效、开拓奋进
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PCB叠层设计参考建议
■ PCB叠层设计参考建议：
5. 内层介质层不要过薄
----- 客户系统板设计有介质层厚度3mil甚至更低的要求。 内层介质层过薄生产难度高，生产过程容易出现板面褶皱、白点
质量事故。对于成品板也容易出现微短、被电流击穿的质量隐患。 建议客户在没必要的情况下尽量不要采用过薄的介质厚度设计。
一般可按照：线路层30%，电地层70%。
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层压板厚的计算
■层压板厚计算示例：
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层压板厚的计算
■CCTC叠层设计参考：
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PCB叠层设计参考建议
■ PCB叠层设计参考建议：
1. 叠层设计应对称
6. 尽量不要采用2OZ厚铜
----- 客户设计有采用2OZ厚铜的要求。 铜过厚容易导致流胶严重、介质层过薄，线路加工难度高。
建议客户在没必要的情况下尽量不要采用2OZ厚铜设计。
7. HDI激光钻孔推荐使用LDP材料
……
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----- 确保层压品质，易于控制翘曲度。
2. 叠层中尽量不使用鸳鸯铜箔的内层板料
叠层模版
L1（TOPLAYER） 2.7milCore 14milL4（BOTTOMLAYER） 2.7mil总厚度：0.4mm差分线宽7.5mil，间距6mil，阻抗值100欧姆；L1（TOPLAYER） 1.9milCore 31.5milL2（BOTTOMLAYER） 1.9mil 总厚度：35.3*0.0254＝0.8~0.9mm单端线55mil，阻抗值50欧姆；L1（TOPLAYER） 2.7milCore 60mil ε＝3.48 耗散因子(Df)＝0.4％L2（BOTTOMLAYER） 2.7mil总厚度：1.6mm微带线125mil线款, 阻抗值50欧姆；L1（TOPLAYER） 2.75milCore 60milL4（BOTTOMLAYER） 2.75mil总厚度：23.2*0.0254＝1.6mm单端线100mil，阻抗值50欧姆；L1（TOPLAYER） 1.9milCore 56.3milL4（BOTTOMLAYER） 1.9mil总厚度：1.5mm差分线11mil，间距6mil,阻抗值100欧姆；L1（TOPLAYER） 2.7milCore 76milL2（BOTTOMLAYER） 2.7mil总厚度：80.5*0.0254＝2.0mm单端线128mil，阻抗值50欧姆；差分线线宽14mil间距8mil，阻抗值100欧姆；TOP----------------------------------1.9mil1080*2 5.6milGND---------------------------------1.2milCore 44.5 milPWR---------------------------------1.2mil1080*2 5.6milBOT----------------------------------1.9mil板厚：62*0.0254=1.6mm顶层和底层：单端线宽5.3mil，阻抗值65欧姆；单端线宽34mil，阻抗值20欧姆；差分线宽7mil间距10mil，阻抗100欧姆！L1（TOPLAYER） 1.9mil------GND3313+1080 6.1milL2（sig） 1.2milCore 6milL3（sig） 1.2mil3313+1080 6.1milL4（BOTTOMLAYER） 1.9mil-------GND说明：L2、L3为信号层，L2层目标控制线周围，及对应的L3位置都铺地！L1、L4为大面积铺地层；总厚度：24.4*0.0254＝0.6mm单端线5mil，阻抗值47.5欧姆；D=20MILL1（TOP/GND） 1.9mil2116 4.5milL2（GND） 1.2milCore 14milL3（GND） 1.2mil2116 4.5milL4（BOTTOM/GND） 1.9mil总厚度：27*0.0254＝0.7mm共面波导线宽6.8mil,间距s＝10.6，阻抗值50欧姆。
PCB叠层结构参考即多层板叠层建议
PCB叠层结构参考即多层板叠层建议电路板的叠层安排是对PCB的整个系统设计的基础。
叠层设计如有缺陷, 将最终影响到整机的EMC性能。
总的来说叠层设计主要要遵从两个规矩：1. 每个走线层都必须有一个邻近的参考层（电源或地层）；2. 邻近的主电源层和地层要保持最小间距，以提供较大的耦合电容；下面列出从两层板到十层板的叠层：一、单面PCB板和双面PCB板的叠层对于两层板来说，由于板层数量少，已经不存在叠层的问题。
控制EMI辐射主要从布线和布局来考虑；单层板和双层板的电磁兼容问题越来越突出。
造成这种现象的主要原因就是因是信号回路面积过大，不仅产生了较强的电磁辐射，而且使电路对外界干扰敏感。
要改善线路的电磁兼容性，最简单的方法是减小关键信号的回路面积。
关键信号：从电磁兼容的角度考虑，关键信号主要指产生较强辐射的信号和对外界敏感的信号。
能够产生较强辐射的信号一般是周期性信号，如时钟或地址的低位信号。
对干扰敏感的信号是指那些电平较低的模拟信号。
单、双层板通常使用在低于10KHZ的低频模拟设计中：1在同一层的电源走线以辐射状走线，并最小化线的长度总和；2走电源、地线时，相互靠近；在关键信号线边上布一条地线，这条地线应尽量靠近信号线。
这样就形成了较小的回路面积，减小差模辐射对外界干扰的敏感度。
当信号线的旁边加一条地线后，就形成了一个面积最小的回路，信号电流肯定会取道这个回路，而不是其它地线路径。
3如果是双层线路板，可以在线路板的另一面，紧靠近信号线的下面，沿着信号线布一条地线，一线尽量宽些。
这样形成的回路面积等于线路板的厚度乘以信号线的长度。
、四层板的叠层;推荐叠层方式：1. SIG —GND(PWR) —PWR (GND) —SIG ；2. GND -SIG(PWR) —SIG(PWR) —GND ；对于以上两种叠层设计，潜在的问题是对于传统的 1.6mm (62mil)板厚。
层间距将会变得很大，不仅不利于控制阻抗，层间耦合及屏蔽；特别是电源地层之间间距很大，降低了板电容，不利于滤除噪声。
常用pcb叠层
2.0 +0.2/-0.2(mm)
单线－线宽、阻抗、参考层控制信息
线宽 的计量单位为mil，阻抗的计量单位为ohm
单线
层标识 设计线宽 设计阻抗 调整线宽 调整阻抗
1/10
6
50+/-10%
5.5
50.931
3/4/7/8
6
50+/-10%
6
49.939
参考层 2/9
1 Core
1 PP
0.333_Plating PP
0.333+Plating 客户设计板厚: 厂家理论板厚:
PCB厂家设计调整(oz/mil)
介质厚度
层叠图示
3.6 5.21 3.94 5.21 5.59 16.14 5.59 5.21 3.94 5.21 3.6
0.333+Plating pp(3313)
2&5 6&9
差分线－线宽/线距、阻抗、参考层控制信息
线宽、线距 的计量单位为mil，阻抗的计量单位为ohm
差分线
层标识 设计宽/距 设计阻抗 调整线宽/线距 调整阻抗
1/10
6/8
100+/-10%
4.7/9.3
100.722
NOTE): ar2510121z
参考层 2/9
2021/4/3
z/mil)
假层 DK值 使用
) .2(mm)
3.9 3.65 4.2 3.65 3.65 3.65 3.65 4.2 3.65 3.9
层叠阻抗信息确认表单
Material :
TU768
Date:
层叠控制信息
层标识 Top P2 S3 S4 P5
pcb叠层结构知识
pcb叠层结构知识(汇总)2011-11-16 13:58:14标签：休闲多层板职场随着高速电路的不断涌现，PCB板的复杂度也越来越高，为了避免电气因素的干扰，信号层和电源层必须分离，所以就牵涉到多层PCB 的设计。
在多层板的设计中，对于叠层的安排显得尤为重要。
一个好的叠层设计方案将会大大减小EMI及串扰的影响，在下面的讨论中，我们将具体分析叠层设计如何影响高速电路的电气性能。
一．多层板和铺铜层(Plane)多层板在设计中和普通的PCB板相比，除了添加了必要的信号走线层之外，最重要的是安排了独立的电源和地层(铺铜层)。
在高速数字电路系统中，使用电源和地层来代替以前的电源和地总线的优点主要在于：1.为数字信号的变换提供一个稳定的参考电压。
2.均匀地将电源同时加在每个逻辑器件上3.有效地抑制信号之间的串扰原因在于，使用大面积铺铜作为电源和地层大大减小了电源和地的电阻，使得电源层上的电压很均匀平稳，而且可以保证每根信号线都有很近的地平面相对应，这同时减小了信号线的特征阻抗，对有效地较少串扰也非常有利。
所以，对于某些高端的高速电路设计，已经明确规定一定要使用6层(或以上的)的叠层方案，如Intel对PC133内存模块PCB板的要求。
这主要就是考虑到多层板在电气特性，以及对电磁辐射的抑制，甚至在抵抗物理机械损伤的能力上都明显优于低层数的PCB板。
如果从成本的因素考虑，也并不是层数越多价格越贵，因为PCB板的成本除了和层数有关外，还和单位面积走线的密度有关，在降低了层数后，走线的空间必然减小，从而增大了走线的密度，甚至不得不通过减小线宽，缩短间距来达到设计要求，往往这些造成的成本增加反而有可能会超过减少叠层而降低的成本，再加上电气性能的变差，这种做法经常会适得其反。
所以对于设计者来说，一定要做到全方面的考虑。
二．高频下地平面层对信号的影响如果我们将PCB的微带布线作为一个传输线模型来看，那么地平面层也可以看成是传输线的一部分，这里可以用“回路”的概念来代替“地”的概念，地铺铜层其实是信号线的回流通路。
7 PCB叠层设计
PCB的叠层结构设计
➢十层板叠层设计方案 ：
十层板叠层设计方案很多，推荐使用设计方案1和2：
（a）方案1
（b）方案2
方案1是最佳选择方案，可以做到很好的阻抗控制
方案2适合接插件较多的高速背板设计
8
2
PCB的叠层结构设计
对于高速背板，一般层叠原则如下：
➢ Top面、Bottom面为完整的地平面，构成屏蔽腔体。 ➢ 无相邻层平行布线，以减少串扰，或者相邻布线层间距远远大于
参考平面间距。 ➢ 所有信号层尽可能与地平面相邻，以保证完整的回流通道。
需要说明的是，在具体的PCB层叠设置时，要对以上原则进 行灵活掌握和运用，根据实际单板的需求进行合理的分析， 最终确定合适的层叠方案，切忌生搬硬套。
适用于多数器件为插件，且走线简单的PCB层板叠层设计方案 ：
（a）方案1
（b）方案2
（c）方案3
方案1的优点：
✓各信号层均有完整的参考层，而且没有信号层相邻，避免了信号之间的串
扰，信号层2为最优布线层；
✓电源和地层相邻，电源阻抗减小；
方案1的缺点：
✓布线层只有三层，对于布线量较大的设计，只能选择其他方案或增加板
3
PCB的叠层结构设计
➢四层板叠层设计方案 ：
（a）方案1
（b）方案2
方案1：信号层1应走线较多，且包含关键信号，因而将其直 接与参考面的地层相邻。从GND层到Power层的阻抗控制芯板 不宜过厚，以降低电源以及地平面的分布阻抗，保证电源平面 的去藕效果。
方案2: 整板无电源平面，只有GND和PGND各占一个平面，
✓S1 、S2、S3 、S4全部裸露在外，只有S2 才有较好的参考平面；
✓S1 和S2、S3和S4 信号容易串扰；
PCB叠层设计规范文档
PCB叠层设计规范文档层压设计规则作者：刘军喜2010/10/201.0设计规则：1.1非客户指定结构设计、非阻抗板压板结构设计1.1.1底铜厚度≤1OZ板最外层介电层(L1-2,LN-LN-1层)厚度设计为2.8-14.6MIL,其它层介电层设计为3-14.6MIL；1.1.2无耐高压测试要求的板压板结构设计a、3oz≥底铜厚度≥2OZ介电层厚度设计至少大于4.5MIL;b、4oz≥底铜厚度≥3OZ介电层厚度设计至少大于6.5MIL;c、底铜厚度≥5oz的板需工程出工程评估给工艺组评估后再确定。
1.1.3有耐高压测试板要求的板，根据客户高压要求设计具体的压合结构，通常高压测试在2000V-2800V时，介电层设计至少大于6MIL，具体客户要求的板材TG、CTE、CTI、耐CAF等详细情况需工程出工程评估给工艺组评估后再确定。
备注：介电层指PP层，含core介电层，介电层厚度及core厚度均指中值，不含公差，当厚度>5MIL时公差按IPC4101三级公差进行控制;当厚度≤5MIL 时,公差按±0.5MIL控制;超IPC4101三级公差的MI备注要求特别控制及备料.1.2 客户指定结构板、阻抗板压板结构设计若客户指定结构,工程组在接单时尽量与客户沟通按以上要求设计,当不能满足以上要求时,出工程评估单给工艺评估.1.3板边尺寸设计制作标准1.3.1所有板MI设计开料尺寸需比压合后成型尺寸单边大0.1~0.2″，同时预留开料刀具损耗每刀0.1″。
1.3.2四层板板边一般设计为≥0.5″，特殊情况下可以做到0.4″，但必须满足以下条件：A、非阻抗板；B、介电层厚＜8.0MIL；C、内层铜厚＜2OZ；1.3.3六层及以上板按照板边≥0.75″控制,六层板特殊情况下可做0.6″（min），但需满足上述a、b、c条件。
1.3.4两张及以上芯板压合的四层板板边设计要求同六层板。
1.3.5 OPE系统设计单元边到开料边一般为≥0.9″，最小可生产0.80″。