pcb叠层参考
名词定义：SIG：信号层；GND：地层；PWR：电源层；
电路板的叠层安排是对PCB的整个系统设计的基础。
叠层设计如有缺
陷，将最终影响到整机的EMC性能。
总的来说叠层设计主要要遵从两个规矩:
1. 每个走线层都必须有一个邻近的参考层(电源或地层);
2. 邻近的主电源层和地层要保持最小间距,以提供较大的耦合电容;
下面列出从两层板到十层板的叠层：
2.1 单面板和双面板的叠层；
对于两层板来说，由于板层数量少，已经不存在叠层的问题。
控制EMI辐射主要从布线和布局来考虑；单层板和双层板的电磁兼容问题越来越突出。
造成这种现象的主要原因就是因是信号回路面积过大，不仅产生了较强的电磁辐射，而且使电路对外界干扰敏感。
要改善线路的电磁兼容性，最简单的方法是减小关键信号的回路面积。
关键信号：从电磁兼容的角度考虑，关键信号主要指产生较强辐射的信号和对外界敏感的信号。
能够产生较强辐射的信号一般是周期性信号，如时钟或地址的低位信号。
对干扰敏感的信号是指那些电平较低
的模拟信号。
单、双层板通常使用在低于10KHz的低频模拟设计中:
1 在同一层的电源走线以辐射状走线，并最小化线的长度总和；
2 走电源、地线时，相互靠近；在关键信号线边上布一条地线，这条地线应尽量靠近信号线。
这样就形成了较小的回路面积，减小差模辐射对外界干扰的敏感度。
当信号线的旁边加一条地线后，就形成了一个面积最小的回路，信号电流肯定会取道这个回路，而不是其它地线
路径。
3 如果是双层线路板，可以在线路板的另一面，紧靠近信号线的下面，沿着信号线布一条地线，一线尽量宽些。
这样形成的回路面积等于线
路板的厚度乘以信号线的长度。
2.2 四层板的叠层；
推荐叠层方式：
2.2.1 SIG－GND(PWR)－PWR (GND)－SIG；
2.2.2 GND－SIG(PWR)－SIG(PWR)－GND；
对于以上两种叠层设计，潜在的问题是对于传统的1.6mm（62mil）板厚。
层间距将会变得很大，不仅不利于控制阻抗，层间耦合及屏蔽；特别是电源地层之间间距很大，降低了板电容，不利于滤除噪声。
对于第一种方案，通常应用于板上芯片较多的情况。
这种方案可得到较好的SI性能，对于EMI性能来说并不是很好，主要要通过走线及其他细节来控制。
主要注意：地层放在信号最密集的信号层的相连层，有利于吸收和抑制辐射；增大板面积，体现20H规则。
对于第二种方案，通常应用于板上芯片密度足够低和芯片周围有足够面积(放置所要求的电源覆铜层)的场合。
此种方案PCB的外层均为地层，中间两层均为信号/电源层。
信号层上的电源用宽线走线，这可使电源电流的路径阻抗低，且信号微带路径的阻抗也低，也可通过外层地屏蔽内层信号辐射。
从EMI控制的角度看，这是现有的最佳4层PCB结构。
主要注意：中间两层信号、电源混合层间距要拉开，走线方向垂直，避免出现串扰；适当控制板面积，体现20H规则；如果要控制走线阻抗，上述方案要非常小心地将走线布置在电源和接地铺铜岛的下边。
另外，电源或地层上的铺铜之间应尽可能地互连在一起，
以确保DC和低频的连接性。
2.3 六层板的叠层；
对于芯片密度较大、时钟频率较高的设计应考虑6层板的设计
推荐叠层方式：
2.3.1 SIG－GND－SIG－PWR－GND－SIG；
对于这种方案，这种叠层方案可得到较好的信号完整性，信号层与接地层相邻，电源层和接地层配对，每个走线层的阻抗都可较好控制，且两个地层都是能良好的吸收磁力线。
并且在电源、地层完整的情况下能为每个信号层都提供较好的回流路径。
2.3.2 GND－SIG－GND－PWR－SIG －GND；
对于这种方案，该种方案只适用于器件密度不是很高的情况，这种叠层具有上面叠层的所有优点，并且这样顶层和底层的地平面比较完整，能作为一个较好的屏蔽层来使用。
需要注意的是电源层要靠近非主元件面的那一层，因为底层的平面会更完整。
因此，EMI性能要比第一
种方案好。
小结：对于六层板的方案,电源层与地层之间的间距应尽量减小，以获得好的电源、地耦合。
但62mil的板厚,层间距虽然得到减小,还是不容易把主电源与地层之间的间距控制得很小。
对比第一种方案与第二种方案，第二种方案成本要大大增加。
因此，我们叠层时通常选择第一种方案。
设计时，遵循20H规则和镜像层规则设计
2.4 八层板的叠层；无需注册
八层板通常使用下面三种叠层方式
2.4.1 由于差的电磁吸收能力和大的电源阻抗导致这种不是一种好
的叠层方式。
它的结构如下：
1 Signal 1 元件面、微带走线层
2 Signal 2 内部微带走线层，较好的走线层（X方向）
3 Ground
4 Signal 3 带状线走线层，较好的走线层（Y方向）
5 Signal 4 带状线走线层
6 Power
7 Signal 5 内部微带走线层
8 Signal 6 微带走线层
2.4.2 是第三种叠层方式的变种，由于增加了参考层，具有较好的
EMI性能，各信号层的特性阻抗可以很好的控制
1 Signal 1 元件面、微带走线层，好的走线层
2 Ground 地层，较好的电磁波吸收能力
3 Signal 2 带状线走线层，好的走线层
4 Power 电源层，与下面的地层构成优秀的电磁吸收
5 Ground 地层
6 Signal 3 带状线走线层，好的走线层
7 Power 地层，具有较大的电源阻抗
8 Signal 4 微带走线层，好的走线层
2.4.3 最佳叠层方式，由于多层地参考平面的使用具有非常好的地磁
吸收能力。
1 Signal 1 元件面、微带走线层，好的走线层
2 Ground 地层，较好的电磁波吸收能力
3 Signal 2 带状线走线层，好的走线层高速下载
4 Power 电源层，与下面的地层构成优秀的电磁吸收
5 Ground 地层
6 Signal 3 带状线走线层，好的走线层
7 Ground 地层，较好的电磁波吸收能力
8 Signal 4 微带走线层，好的走线层
2.5 小结
对于如何选择设计用几层板和用什么方式的叠层，要根据板上信号网络的数量，器件密度，PIN密度，信号的频率，板的大小等许多因素。
对于这些因素我们要综合考虑。
对于信号网络的数量越多，器件密度越大，PIN密度越大，信号的频率越高的设计应尽量采用多层板设计。
为得到好的EMI性能最好保证每个信号层都有自己的参考层。
pcb叠层参考：
2层 S1和地，S2和电源
4层 S1，地，电源，S2
6层 S1，S2，地，电源，S3，S4
6层 S1，地，S2，S3，电源，S4
6层 S1，电源，地，S2，地，S3
8层 S1，S2，地，S3，S4，电源，S5，S6
8层 S1，地，S2，地，电源，S3，地，S4
10层 S1，地，S2，S3，地，电源，S4，S5，地，S6 10层 S1，S2，电源，地，S3，S4，地，电源，S5，S6。
PCB经典层叠
PCB 经典层叠
图5.24 到5.26 举例说明了分别为4 层、6 层和10 层的三个板子的经典叠层布局。
在下面描述的这些双层设计中，使用通常的环氧的环氧树脂多层制造方法，超过了10 层、设计者通常结合使用另外的地平面隔离布线层。
这些叠层适用于高速计算机产品，嵌入在屏蔽很好的板卡机架里，如果系统必须通过FCC，VDE，TENPEST 或其他的电磁辐射标准，并且没有屏蔽很好的板卡机架，那幺这些简单的叠层对达到你的目的的还是不充分的。
在每个图中，提到的水平由线的垂直布线是指该层的走线方向。
通常每层上的走线由放时彼此平行，并且与同它相邻一层的布线垂直。
在同一层上，很少有线走对角线，或者拐一个90 度的弯。
这一原则会增加布线的效率。
在图5.24 到图5.26 中，电源和地层以粗实线标识。
走线层按比例表示走线宽度和走线高度。
一到八层电路板的叠层设计方式
一到八层电路板的叠层设计方式电路板的叠层安排是对PCB的整个系统设计的基础。
叠层设计如有缺陷，将最终影响到整机的EMC性能。
总的来说叠层设计主要要遵从两个规矩:1. 每个走线层都必须有一个邻近的参考层(电源或地层);2. 邻近的主电源层和地层要保持最小间距,以提供较大的耦合电容;下面列出从单层板到八层板的叠层：一、单面板和双面板的叠层对于两层板来说，由于板层数量少，已经不存在叠层的问题。
控制EMI辐射主要从布线和布局来考虑；单层板和双层板的电磁兼容问题越来越突出。
造成这种现象的主要原因就是因是信号回路面积过大，不仅产生了较强的电磁辐射，而且使电路对外界干扰敏感。
要改善线路的电磁兼容性，最简单的方法是减小关键信号的回路面积。
关键信号：从电磁兼容的角度考虑，关键信号主要指产生较强辐射的信号和对外界敏感的信号。
能够产生较强辐射的信号一般是周期性信号，如时钟或地址的低位信号。
对干扰敏感的信号是指那些电平较低的模拟信号。
单、双层板通常使用在低于10KHz的低频模拟设计中:1 在同一层的电源走线以辐射状走线，并最小化线的长度总和；2 走电源、地线时，相互靠近；在关键信号线边上布一条地线，这条地线应尽量靠近信号线。
这样就形成了较小的回路面积，减小差模辐射对外界干扰的敏感度。
当信号线的旁边加一条地线后，就形成了一个面积最小的回路，信号电流肯定会取道这个回路，而不是其它地线路径。
3 如果是双层线路板，可以在线路板的另一面，紧靠近信号线的下面，沿着信号线布一条地线，一线尽量宽些。
这样形成的回路面积等于pcb线路板的厚度乘以信号线的长度。
二、四层板的叠层推荐叠层方式：2.1 SIG－GND(PWR)－PWR (GND)－SIG；2.2 GND－SIG(PWR)－SIG(PWR)－GND；对于以上两种叠层设计，潜在的问题是对于传统的1.6mm（62mil）板厚。
层间距将会变得很大，不仅不利于控制阻抗，层间耦合及屏蔽；特别是电源地层之间间距很大，降低了板电容，不利于滤除噪声。
常用pcb叠层
2.0 +0.2/-0.2(mm)
单线－线宽、阻抗、参考层控制信息
线宽 的计量单位为mil，阻抗的计量单位为ohm
单线
层标识 设计线宽 设计阻抗 调整线宽 调整阻抗
1/10
6
50+/-10%
5.5
50.931
3/4/7/8
6
50+/-10%
6
49.939
参考层 2/9
1 Core
1 PP
0.333_Plating PP
0.333+Plating 客户设计板厚: 厂家理论板厚:
PCB厂家设计调整(oz/mil)
介质厚度
层叠图示
3.6 5.21 3.94 5.21 5.59 16.14 5.59 5.21 3.94 5.21 3.6
0.333+Plating pp(3313)
2&5 6&9
差分线－线宽/线距、阻抗、参考层控制信息
线宽、线距 的计量单位为mil，阻抗的计量单位为ohm
差分线
层标识 设计宽/距 设计阻抗 调整线宽/线距 调整阻抗
1/10
6/8
100+/-10%
4.7/9.3
100.722
NOTE): ar2510121z
参考层 2/9
2021/4/3
z/mil)
假层 DK值 使用
) .2(mm)
3.9 3.65 4.2 3.65 3.65 3.65 3.65 4.2 3.65 3.9
层叠阻抗信息确认表单
Material :
TU768
Date:
层叠控制信息
层标识 Top P2 S3 S4 P5
3分钟教你看懂PCB叠层文件
3 分钟教你看懂PCB 叠层文件
我们都知道，电路板的叠层安排是对PCB 的整个系统设计的基础。
叠层设计如有缺陷，将最终影响到整机的emc 性能。
那幺下面就和咱一起来看看到底如何才看懂叠层文件吧~
下图是我们一般情况下看到的叠层好的文件图示：
一、对（图一）解析如下：
首先，我们可以看出叠层是8 层板，有5 个走线层（TOP、ART03、
ART04、ART06、BOTTOM），有2 个地层（GND02、GND05），有1 个电源
层（PWR07）。
其次我们可以获得整个板子的使用的PP 片情况，GND02-ART03 一张芯
板(core)，ART4-GND05(core) 一张芯板，ART06-PWR07(core) 一张芯板, 其
它的用PP 加铜箔,最后压合在一起而成的。
TOP、GND02 层中间的PP 片是2116 半固化片，ART03、ART04 层中间的PP 片是由2 个3313 半固化片和
1 个7628 半固化片压合而成，GND05、ART06 层中间的PP 片是由
2 个3313
半固化片和1 个7628 半固化片压合而成，PWR07、BOTTOM 层中间的PP
片是2116 半固化片。
pcb叠层结构知识
pcb叠层结构知识(汇总)2011-11-16 13:58:14标签：休闲多层板职场随着高速电路的不断涌现，PCB板的复杂度也越来越高，为了避免电气因素的干扰，信号层和电源层必须分离，所以就牵涉到多层PCB 的设计。
在多层板的设计中，对于叠层的安排显得尤为重要。
一个好的叠层设计方案将会大大减小EMI及串扰的影响，在下面的讨论中，我们将具体分析叠层设计如何影响高速电路的电气性能。
一．多层板和铺铜层(Plane)多层板在设计中和普通的PCB板相比，除了添加了必要的信号走线层之外，最重要的是安排了独立的电源和地层(铺铜层)。
在高速数字电路系统中，使用电源和地层来代替以前的电源和地总线的优点主要在于：1.为数字信号的变换提供一个稳定的参考电压。
2.均匀地将电源同时加在每个逻辑器件上3.有效地抑制信号之间的串扰原因在于，使用大面积铺铜作为电源和地层大大减小了电源和地的电阻，使得电源层上的电压很均匀平稳，而且可以保证每根信号线都有很近的地平面相对应，这同时减小了信号线的特征阻抗，对有效地较少串扰也非常有利。
所以，对于某些高端的高速电路设计，已经明确规定一定要使用6层(或以上的)的叠层方案，如Intel对PC133内存模块PCB板的要求。
这主要就是考虑到多层板在电气特性，以及对电磁辐射的抑制，甚至在抵抗物理机械损伤的能力上都明显优于低层数的PCB板。
如果从成本的因素考虑，也并不是层数越多价格越贵，因为PCB板的成本除了和层数有关外，还和单位面积走线的密度有关，在降低了层数后，走线的空间必然减小，从而增大了走线的密度，甚至不得不通过减小线宽，缩短间距来达到设计要求，往往这些造成的成本增加反而有可能会超过减少叠层而降低的成本，再加上电气性能的变差，这种做法经常会适得其反。
所以对于设计者来说，一定要做到全方面的考虑。
二．高频下地平面层对信号的影响如果我们将PCB的微带布线作为一个传输线模型来看，那么地平面层也可以看成是传输线的一部分，这里可以用“回路”的概念来代替“地”的概念，地铺铜层其实是信号线的回流通路。
PCB叠层设计规范文档
PCB叠层设计规范文档层压设计规则作者：刘军喜2010/10/201.0设计规则：1.1非客户指定结构设计、非阻抗板压板结构设计1.1.1底铜厚度≤1OZ板最外层介电层(L1-2,LN-LN-1层)厚度设计为2.8-14.6MIL,其它层介电层设计为3-14.6MIL；1.1.2无耐高压测试要求的板压板结构设计a、3oz≥底铜厚度≥2OZ介电层厚度设计至少大于4.5MIL;b、4oz≥底铜厚度≥3OZ介电层厚度设计至少大于6.5MIL;c、底铜厚度≥5oz的板需工程出工程评估给工艺组评估后再确定。
1.1.3有耐高压测试板要求的板，根据客户高压要求设计具体的压合结构，通常高压测试在2000V-2800V时，介电层设计至少大于6MIL，具体客户要求的板材TG、CTE、CTI、耐CAF等详细情况需工程出工程评估给工艺组评估后再确定。
备注：介电层指PP层，含core介电层，介电层厚度及core厚度均指中值，不含公差，当厚度>5MIL时公差按IPC4101三级公差进行控制;当厚度≤5MIL 时,公差按±0.5MIL控制;超IPC4101三级公差的MI备注要求特别控制及备料.1.2 客户指定结构板、阻抗板压板结构设计若客户指定结构,工程组在接单时尽量与客户沟通按以上要求设计,当不能满足以上要求时,出工程评估单给工艺评估.1.3板边尺寸设计制作标准1.3.1所有板MI设计开料尺寸需比压合后成型尺寸单边大0.1~0.2″，同时预留开料刀具损耗每刀0.1″。
1.3.2四层板板边一般设计为≥0.5″，特殊情况下可以做到0.4″，但必须满足以下条件：A、非阻抗板；B、介电层厚＜8.0MIL；C、内层铜厚＜2OZ；1.3.3六层及以上板按照板边≥0.75″控制,六层板特殊情况下可做0.6″（min），但需满足上述a、b、c条件。
1.3.4两张及以上芯板压合的四层板板边设计要求同六层板。
1.3.5 OPE系统设计单元边到开料边一般为≥0.9″，最小可生产0.80″。
pcb叠层参考
pcb叠层参考名词定义：SIG：信号层；GND：地层；PWR：电源层；电路板的叠层安排是对PCB的整个系统设计的基础。
叠层设计如有缺陷，将最终影响到整机的EMC性能。
总的来说叠层设计主要要遵从两个规矩:1. 每个走线层都必须有一个邻近的参考层(电源或地层);2. 邻近的主电源层和地层要保持最小间距,以提供较大的耦合电容;下面列出从两层板到十层板的叠层：2.1 单面板和双面板的叠层；对于两层板来说，由于板层数量少，已经不存在叠层的问题。
控制EMI辐射主要从布线和布局来考虑；单层板和双层板的电磁兼容问题越来越突出。
造成这种现象的主要原因就是因是信号回路面积过大，不仅产生了较强的电磁辐射，而且使电路对外界干扰敏感。
要改善线路的电磁兼容性，最简单的方法是减小关键信号的回路面积。
关键信号：从电磁兼容的角度考虑，关键信号主要指产生较强辐射的信号和对外界敏感的信号。
能够产生较强辐射的信号一般是周期性信号，如时钟或地址的低位信号。
对干扰敏感的信号是指那些电平较低的模拟信号。
单、双层板通常使用在低于10KHz的低频模拟设计中:1 在同一层的电源走线以辐射状走线，并最小化线的长度总和；2 走电源、地线时，相互靠近；在关键信号线边上布一条地线，这条地线应尽量靠近信号线。
这样就形成了较小的回路面积，减小差模辐射对外界干扰的敏感度。
当信号线的旁边加一条地线后，就形成了一个面积最小的回路，信号电流肯定会取道这个回路，而不是其它地线路径。
3 如果是双层线路板，可以在线路板的另一面，紧靠近信号线的下面，沿着信号线布一条地线，一线尽量宽些。
这样形成的回路面积等于线路板的厚度乘以信号线的长度。
2.2 四层板的叠层；推荐叠层方式：2.2.1 SIG－GND(PWR)－PWR (GND)－SIG；2.2.2 GND－SIG(PWR)－SIG(PWR)－GND；对于以上两种叠层设计，潜在的问题是对于传统的1.6mm（62mil）板厚。
层间距将会变得很大，不仅不利于控制阻抗，层间耦合及屏蔽；特别是电源地层之间间距很大，降低了板电容，不利于滤除噪声。
AM2-780G 主板pcb层叠结构与阻抗控制
AM2-780G 主板pcb 层叠结构与阻抗控制一、参考层叠 1. 层叠图示阻焊绿油0.3~0.7mil 厚度Top 层厚度为2.0mil 铜（电镀之后） 1x3313 Pre-Preg 压合厚度 3.7mil 内层厚度 1.4mil 铜中间调节约48mil ，确保整板厚度为1.6mm 内层厚度 1.4mil 铜1x3313 Pre-Preg 压合厚度 3.7milBottom 层厚度为2.0mil 铜（电镀之后） 阻焊绿油0.3~0.7mil 厚度2. Pcb 板材要求Pcb 板材： Fr-4， Er= 4.0 @ 1.0GHz 3313PP 4mil 压合控制厚度为 3.7mil 整板厚度：63mil ±5mil （ = 1.6mm ）二、控制阻抗线在pcb 上的位置图示1.CLKIN – CPU ( Clock IC to CPU ) 时钟差分对阻抗要求W/S1/S2 = 5mil/6mil/20mil阻抗控制要求预控制阻抗的线位置图示2.HT—CLK ( Clock IC to NB ) 时钟差分对阻抗要求W/S1/S2 = 5mil/7mil/20mil阻抗控制要求预控制阻抗的线位置图示3.HT—CAD、CTL (NB to CPU) 差分对阻抗要求W/S1/S2 = 4.5mil/5mil/16mil阻抗控制要求预控制阻抗的线位置图示W/S1/S2 = 5mil/5mil/16mil 阻抗控制要求预控制阻抗的线位置图示W/S1/S2 = 5mil/5mil/16mil 阻抗控制要求预控制阻抗的线位置图示6.DDR3—Addr、CMD、CTL (CPU to DIMM) 单端阻抗要求W = 9.5mil阻抗控制要求预控制阻抗的线位置图示7.DDR3—Data (CPU to DIMM) 单端阻抗要求W = 9.5mil阻抗控制要求预控制阻抗的线位置图示8.PCIEx16—GFX (NB to PCIEx16) 差分对阻抗要求W/S1/S2 = 5mil/5mil/16mil阻抗控制要求预控制阻抗的线位置图示9.PCIEx16 – REFCLK ( Clock IC to LAN, PCIEx16, SB and NB) 差分对阻抗要求W/S1/S2 = 5mil/5mil/16mil阻抗控制要求预控制阻抗的线位置图示10.HIS/HSO ( NB to LAN) 差分对阻抗要求W/S1/S2 = 5mil/5mil/16mil阻抗控制要求预控制阻抗的线位置图示N – MDI 差分对阻抗要求W/S1/S2 = 5mil/6mil/20mil阻抗控制要求预控制阻抗的线位置图示W/S1/S2 = 5mil/5mil/16mil 阻抗控制要求预控制阻抗的线位置图示W/S1/S2 = 5mil/5mil/16mil 阻抗控制要求预控制阻抗的线位置图示14.DMI ( SB to NB )差分对阻抗要求W/S1/S2 = 5mil/6mil/20mil阻抗控制要求预控制阻抗的线位置图示15.PCICLK （Clock to NB,SN,PCI,and IO）单线时钟阻抗要求W = 5mil阻抗控制要求预控制阻抗的线位置图示16.AUDIO 时钟、数据线阻抗要求W = 5mil阻抗控制要求预控制阻抗的线位置图示。
多层PCB层叠结构
多层PCB层叠结构
1. 四层板经典结构：
TOP-------------Singnal顶层信号层
Inner1----------GND内电层
Inner2----------POWER内电层
BOTTOM----------Singnal2底层信号层
这种结构适用于：顶层信号层完成大部分布线，底层信号层少量布线；元件放置在顶层
这种结构好处：内电层GND 与内电层Power 紧邻，能实现较好的耦合每层信号层紧邻内电层信号层间隔大，不会产生较大干扰
注意：在底层【Bottom Layer】信号线较少的一层铺设大面积的地网络铜膜。
使之与内电层电源良好耦合！
2. 六层板层叠结构：
TOP------------------------Single1信号层1
Inner1---------------------GND内电层地
Inner2---------------------Single2信号层2
Inner3---------------------Power内电层电源
Inner4---------------------GND内电层地
Bottom---------------------Single3信号层3
三层内电层，三层信号层
优点：（1）电源与地层耦合，
（2）每个信号层与内电层相邻，没有直接相邻的信号层
（3）高速信号线布设在Inner2层，可以在内电层的有效屏蔽下运作
这是六层板常用结构！。
PCB4-16层叠层
一.4层板PCB排版结构L1（TOPLAYER） 1.9mil2116+1080 7.3mil (介电常数:4.3) L2（GND） 1.2milCore 61milL3（VCC） 1.2mil2116+1080 7.3mil (介电常数:4.3) L4（BOTTOMLAYER） 1.9mil说明：L1、L4为信号层，L2、L3为电源层；总厚度：79.5*0.0254＝2.0mm差分线宽6mil，5mil间距，阻抗值100欧姆；差分线宽5mil，4mil间距，阻抗值100欧姆差分线宽7mil，6.5mil间距，阻抗值100欧姆二．六层板叠层顺序TOP ------------------------------- 1.9mil2116 4.5milGND------------------------------- 1.2milCore 8.27milS1 --------------------------------- 1.2mil7628*2+2116 16.9milVCC-------------------------------- 1.2milCore 37.4milVDD-------------------------------- 1.2mil2116 4.5milBOT---------------------------------- 1.9mil总厚度：78*0.0254＝2.0mm外层线路：单端线6mil 54Ω;单端线4mil 65Ω;差分线 6mil线宽16mil间距 100Ω。
第三层：单端线6.0mil 56Ω;单端线4mil 68Ω差分线 6mil线宽10mil间距100Ω。
③. 八层板叠层顺序TOP ------------------------------- 1.9mil1080*2 7.3milGND------------------------------- 1.2milCore 20.08milS1 --------------------------------- 1.2mil7628*2+2116 16.9milVCC-------------------------------- 1.2milCore 20.08milVDD-------------------------------- 1.2mil7628*2+2116 16.9milS2 ---------------------------------- 1.2milCore 20.08milGND--------------------------------- 1.2mil1080*2 7.3milBOT---------------------------------- 1.9mil总厚度：117*0.0254＝3.0mm外层线路：单端线12mil 50Ω;单端线6.5mil 68Ω;单端线5mil 75Ω差分线 4mil线宽19mil间距 150Ω。