PCI总线标准协议(中文版)
pcie物理层协议译文
PCie物理层协议译文
PCle的物理层协议是实现PCIe设备之间物理连接的部分，它负责传输数据比特流，并处理与物理连接相关的各种问题。
以下是PCIe物理层协议的译文:
PCle的物理层协议包括物理层传输(PHY) 和物理层配置(PCS)。
1.物理层传输(PHY) :负责在连接的两端之间传输数据。
它包括-一个发送器和一个接收器，以及与这些发送器和接收器相关联的配置和控制逻辑。
发送器将数据从协议层传输到物理媒体上，而接收器从物理媒体接收数据并将其传输到协议层。
2.物理层配置(PCS) :负责管理和配置物理层的行为。
它包括-些客存器和配置寄存器，这些寄存器和配置寄存器可以用于设置物理层的各种参数和特性。
此外，PCle的物理层协议还包括一些其他的组件和功能，如时钟管理和电源管理。
这些组件和功能对于确保PCle设备之间的可靠和高效的连接至关重要。
以上是PCle物理层协议的译文，希望对您有所帮助。
pcie处理层协议中文详解
pcie（PCI-Express）处理层协议中文详解处理层协议（transaction Layer specification）◆TLP概况。
◆寻址定位和路由导向。
◆i/o,memory,configuration,message request、completion详解。
◆请求和响应处理机制。
◆virtual channel(vc)Mechanism虚拟通道机制。
◆data integrity数据完整性。
一．TLP概况处理层（transaction Layer specification）是请求和响应信息形成的基础。
包括四种地址空间，三种处理类型，从下图可以看出在transaction Layer 中形成的包的基本概括。
一类是对i/o口和memory的读写包（TLPS：transaction Layers packages），另一类是对配置寄存器的读写设置包，还有一类是信息包，描述通信状态，作为事件的信号告知用户。
对memory 的读写包分为读请求包和响应包、写请求包（不需要存储器的响应包）。
而i/o类型的读写请求都需要返回I/O口的响应包，configuration包对配置寄存器的读写请求也有响应包。
这些请求包还可以按属性来分就是：NP-non posted ，即请求需要返回completion的响应包；还有一种就是；poste，即不需要completion 返回响应包。
例如上面的存储器写入请求包和Message包都隶属于posted包。
包的主要格式结构如下：每种类型的包都有一定格式的包头（Tlp Header），根据不同的包的特性，还包括有效数据负荷（Data Payload）和tlp开销块（Tlp Digest）。
包头中的数据用于对包的管理和控制。
有效数据负荷域存放有效数据信息。
具有数据的TLP传递是有一定规则的：以DW为长度单位，发送端数据承载量不得超过“Device Control Register”中的“Max_Payload_Size”数值，接收端中，所接收到的数据量也不能超过接收端“Device Control Register”中的“Max_Payload_Size”数值。
PCIe协议相关资料要点
PCIe协议相关资料要点PCIe（Peripheral Component Interconnect Express）是一种计算机总线标准，用于连接计算机系统的外部设备。
它在现代计算机中广泛应用于图形卡、存储卡和扩展卡等设备的连接。
下面是PCIe协议的相关资料要点。
一、PCIe协议概述PCIe协议是一种高速串行通信协议，用于在计算机系统中传输数据。
它取代了传统的PCI总线，提供更高的带宽和更可靠的性能。
PCIe协议具有以下特点：1. 高速性能：PCIe协议支持多个通道和多个数据传输通路，并且每个通道都可以达到多Gbps的传输速度。
2. 点对点连接：PCIe协议采用点对点连接方式，每个设备都直接连接到主机，并且不会与其他设备共享带宽。
3. 热插拔支持：PCIe协议支持热插拔功能，可以在计算机运行时插入或拔出设备，而无需重新启动系统。
4. 多功率状态支持：PCIe协议支持多功率状态，可以有效地管理设备的能耗。
二、PCIe协议架构PCIe协议的架构包括物理层、数据链路层和传输层。
每个层级都有不同的功能和责任。
1. 物理层（Physical Layer）：物理层负责在发送和接收设备之间传输数据。
它定义了数据传输的电气特性、传输速度和功耗等参数。
2. 数据链路层（Data Link Layer）：数据链路层负责在发送和接收设备之间建立可靠的数据传输连接。
它通过发送和接收数据包来确保数据的完整性和可靠性。
3. 传输层（Transport Layer）：传输层负责数据的路由和传输。
它根据设备的地址和标识符来确定数据的发送和接收。
三、PCIe协议数据传输PCIe协议的数据传输分为读取和写入两种方式。
1. 读取（Read）：读取是指从PCIe设备读取数据到主机内存。
读取传输由主机启动，并且主机提供要读取的目标地址。
读取过程中，设备将数据传输到主机内存中的指定地址。
2. 写入（Write）：写入是指将数据从主机内存写入到PCIe设备。
pcie协议
pcie协议第一篇：PCIe协议概述PCIe是Peripheral Component Interconnect Express 的缩写，是一种计算机总线标准，用于连接计算机内部各种组件和外部设备。
PCIe可以用于连接图形卡、网卡、声卡、存储设备、专用加速器等各种设备，是现代计算机系统中最常用的总线标准之一。
PCIe协议是为了解决传统PCI总线面临的瓶颈问题而提出的。
传统的PCI总线由于采用并行数据传输技术，在传输数据时存在严重的时序问题和信号完整性问题，随着计算机系统的发展，越来越难以满足高速数据传输的需求。
为了解决这些问题，PCI-SIG（Peripheral Component Interconnect Special Interest Group）组织推出了PCIe协议，这种协议采用串行数据传输技术，在数据传输速度、可扩展性、信号完整性等方面都有较大的优势。
PCIe协议定义了物理层、数据链路层、传输层和应用层等四个层次，每个层次都有相应的协议规范。
其中，物理层规范定义了PCIe总线的物理连线方式、电气特性和传输速率等信息；数据链路层规范定义了数据的帧格式、编码方式和错误检测等信息；传输层规范定义了总线控制、数据流控制和仲裁协议等信息；应用层规范定义了各种设备和驱动程序在PCIe 总线上的交互方式。
PCIe协议的优势在于可以实现高速、可靠的数据传输，同时还具有可扩展性和灵活性等优点。
随着计算机应用场景的不断拓展和计算能力的不断提升，PCIe协议在现代计算机系统中发挥着越来越重要的作用。
第二篇：PCIe协议的物理层PCIe协议的物理层是指PCIe总线物理层协议规范，在PCIe总线系统中，物理层主要是用来定义总线的物理连线方式、电气特性和传输速率等信息。
PCIe协议中规定了四种不同的物理层规范，分别是PCIe 1.0、PCIe 2.0、PCIe 3.0和PCIe 4.0。
PCIe 1.0是最初的版本，采用8b/10b编码方式，传输速率最高可达250MB/s。
pcie,协议,中文
竭诚为您提供优质文档/双击可除pcie,协议,中文篇一：pcie学习资料whitepaper了解pciexpress的基本工作原理synopsys产品市场营销经理scottknowlton20xx年9月从并行转向串行pciexpress（或称pcie），是一项高性能、高带宽，此标准由互连外围设备专业组（pci-sig）制订，用于替代pci、pciextended(pci-x)等基于总线的通讯体系架构以及图形加速端口（agp）。
转向pcie主要是为了实现显著增强系统吞吐量、扩容性和灵活性的目标，同时还要降低制造成本，而这些都是基于总线的传统互连标准所达不到的。
pciexpress标准在设计时着眼于未来，并且能够继续演进，从而为系统提供更大的吞吐量。
第一代pcie规定的吞吐量是每秒2.5千兆比特（gbps），第二代规定的吞吐量是5.0gbps，而最近公布pcie3.0标准已经支持8.0gbps的吞吐量。
在pcie标准继续充分利用最新技术来提供不断加大的吞吐量的同时，采用分层协议也便于pci向pcie的演进，并保持了与现有pci应用的驱动程序软件兼容性。
虽然最初的目标是计算机扩展卡以及图形卡，但pcie目前也广泛适用于涵盖更广的应用门类，包括网络组建、通信、存储、工业电子设备和消费类电子产品。
本白皮书的目的在于帮助读者进一步了解pciexpress以及成功pcie成功应用。
pciexpress基本工作原理拓扑结构本节介绍了pcie协议的基本工作原理以及当今系统中实现和支持pcie协议所需要的各个组成部分。
本节的目标在于提供pcie的相关工作知识，并未涉及到pcie协议的具体复杂性。
pcie的优势就在于降低了复杂度所带来的成本。
pcie属于一种基于数据包的串行连接协议，它的复杂度估计在pci并行总线的10倍以上。
之所以有这样的复杂度，部分是由于对以千兆级的速度进行并行至串行的数据转换的需要，部分是由于向基于数据包实现方案的转移。
(完整版)PCIe协议相关资料
1．PCIe简介PCI-Express是最新的总线和接口标准，它原来的名称为“3GIO”，是由英特尔提出的，很明显英特尔的意思是它代表着下一代I/O接口标准。
交由PCI-SIG（PCI特殊兴趣组织）认证发布后才改名为“PCI-Express”。
这个新标准将全面取代现行的PCI和AGP，最终实现总线标准的统一。
它的主要优势就是数据传输速率高，目前最高可达到10GB/s以上，而且还有相当大的发展潜力。
PCI Express也有多种规格，从PCI Express 1X到PCI Express 16X，能满足现在和将来一定时间内出现的低速设备和高速设备的需求。
能支持PCI Express的主要是英特尔的i915和i925系列芯片组。
PCI Express（以下简称PCI-E）采用了目前业内流行的点对点串行连接，比起PCI以及更早期的计算机总线的共享并行架构，每个设备都有自己的专用连接，不需要向整个总线请求带宽，而且可以把数据传输率提高到一个很高的频率，达到PCI所不能提供的高带宽。
相对于传统PCI总线在单一时间周期内只能实现单向传输，PCI-E的双单工连接能提供更高的传输速率和质量，它们之间的差异跟半双工和全双工类似。
PCI-E的接口根据总线位宽不同而有所差异，包括X1、X4、X8以及X16，而X2模式将用于内部接口而非插槽模式。
PCI-E规格从1条通道连接到32条通道连接，有非常强的伸缩性，以满足不同系统设备对数据传输带宽不同的需求。
此外，较短的PCI-E卡可以插入较长的PCI-E插槽中使用，PCI-E接口还能够支持热拔插，这也是个不小的飞跃。
PCI-E X1的250MB/秒传输速度已经可以满足主流声效芯片、网卡芯片和存储设备对数据传输带宽的需求，但是远远无法满足图形芯片对数据传输带宽的需求。
因此，用于取代AGP接口的PCI-E 接口位宽为X16，能够提供5GB/s的带宽，即便有编码上的损耗但仍能够提供约为4GB/s左右的实际带宽，远远超过AGP 8X的2.1GB/s的带宽。
PCI 中文资料
1.1外围的目的DM646x PCI模块允许通信的设备兼容的PCI本地总线规范通过一个32位的地址/数据总线速度高达33 MHz至66 MHz （2.3版本）（为DM6467T器件）。
1.2 产品特点➢PCI本地总线规范（修订版2.3）兼容；➢单功能PCI接口➢32比特地址数据总线宽度➢操作高达33兆赫和高达66 MHz的（为DM6467T设备只）➢优化的爆破行为支持系统的高速缓存行的大小为16 ，32 ，64和128字节➢PCI是只能访问ARMPCI作为一个PCI从设备的配置周期和内存周期。
它也可以作为一个PCI主设备的配置周期，IO周期，和内存访问到其他设备。
作为一个从设备，PCI包括以下功能：➢响应为32位代理中DEVSEL时序（单个等待状态的访问）➢直接支持的内存读取，内存读取多个，内存读线，存储器写，配置读和配置写交易➢别名存储器写和无效的内存写入命令➢支持可变长度的突发传输到高速缓存线存储器读线交易➢支持无限长度的突发传输内存读取多个和存储器写交易➢支持单数据阶段的传输断开存储器读，配置阅读配置写交易➢支持都直接或超时被迫延迟交易的存储器读，存储器读线，和内存读取多个交易➢支持的内存张贴写交易➢支持最多到6基地址寄存器（PCIBAR0 - PCIBAR5的）➢支持可编程的高速缓存行的大小为4 ，8 ，16 ，32 ，64 ，或128字节➢端口设置配置空间寄存器为特定的值后复位作为主设备，PCI包括以下功能：➢作为32位代理的交易开始➢配置读，写，读，写IO ，IO配置内存读取，内存支持读线，内存读取多个，存储器写，存储器写和无效PCI总线命令➢支持的突发传输阶段有256个数据存储器读线，内存读取多个，和内存写入交易➢内存，支持单数据阶段的传输读取交易➢自动选择存储器读，存储器读线，和内存读取多个基于请求的事务的长度和高速缓存行的大小➢PCI_IRDY信号一个时钟周期后PCI_FRAME信号被释放。
pci总线标准协议
pci总线标准协议PCI总线标准协议。
PCI（Peripheral Component Interconnect）总线是一种用于连接外部设备和主板的总线标准，它是一种高速、并行的总线结构，可以支持多种设备的连接。
PCI总线标准协议是为了规范PCI总线的通信协议而制定的，它规定了PCI设备之间的通信方式、数据传输规范和电气特性等，对于PCI设备的互操作性和兼容性起到了重要的作用。
首先，PCI总线标准协议规定了PCI设备之间的通信方式。
PCI设备之间的通信是通过地址、数据和控制信号进行的，协议规定了这些信号的传输方式和时序要求，确保了设备之间的正常通信。
同时，协议还规定了总线仲裁、数据传输和中断请求等机制，保证了多个设备之间的协调工作。
其次，PCI总线标准协议规定了数据传输的规范。
在PCI总线上，数据传输是通过读写操作进行的，协议规定了数据传输的时序、速率和错误检测等要求，保证了数据的可靠传输。
此外，协议还规定了总线的带宽分配和数据缓冲机制，以提高数据传输的效率和可靠性。
另外，PCI总线标准协议还规定了PCI设备的电气特性。
由于PCI总线是一种并行总线，对于信号的电平和时序要求非常严格，协议规定了总线上信号的电气特性，包括电压、电流和信号波形等，以确保设备能够正常工作并且不会对其他设备造成干扰。
总的来说，PCI总线标准协议是对PCI总线通信协议的规范，它规定了PCI设备之间的通信方式、数据传输规范和电气特性等，保证了设备之间的互操作性和兼容性。
在实际应用中，遵循PCI总线标准协议可以有效地提高系统的稳定性和可靠性，同时也为设备的设计和开发提供了统一的标准，促进了整个行业的发展。
总的来说，PCI总线标准协议是一项非常重要的技术规范，它为PCI设备的设计、开发和应用提供了统一的标准，保证了设备之间的互操作性和兼容性。
在实际应用中，遵循PCI总线标准协议可以有效地提高系统的稳定性和可靠性，同时也为设备的设计和开发提供了统一的标准，促进了整个行业的发展。
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8.4.2 PCI总线信号定义在一个PCI应用系统中，如果某设备取得了总线控制权，就称其为"主设备"；而被主设备选中以进行通信的设备称为"从设备"或"目标节点''。
对于相应的接口信号线，通常分为必备的和可选的两大类，为了进行数据处理、寻址、接口控制、仲裁等系统功能， PCI接口要求作为目标的设备至少需要47条引脚，若作为主设备则需要49条引脚。
下面对主设备与目标设备综合考虑，并按功能分组将这些信号表示在图8．19中。
其中，必要的引脚在左边，任选的引脚在右边。
一．信号类型说明图8．19 PCI引脚示图为了叙述方便，将PCI信号按数传方向及驱动特性划分为五种类型，各种类型的规定 如下：in：输入信号。
out：输出驱动信号。
t/s：表示双向三态输入／输出驱动信号。
s／t／s：持续三态（Sustained Tri-State），表示持续的并且低电平有效的三态信号。
在某一时刻只能属于一个主设备并被其驱动。
这种信号从有效变为浮空（高阻状态）之前必须保证使其具有至少一个时钟周期的高电平状态。
另一主设备要想驱动它，至少要等到该信号的原有驱动者将其释放（变为三态）一个时钟周期之后才能开始。
同时，如果此信号处于持续的非驱动状态时，在有新的主设备驱动它之前应采取上拉措施，并且该措施必须由中央资源提供。
o/d：漏极开路（Open Drain）可作线或形势允许多个设备共同使用，二． PCI总线信号定义PCI总线的信号线共有100根，下面按功能分组进行说明。
1．系统引线CLK in：时钟输入，为所有PCI上的接口传送提供时序。
其最高频率可达66MHz，最低频率一般为0（DC），这一频率也称为PCI的工作频率。
对于PCI的其他信号，除、、、之外，其余信号都在CLK的上升沿有效（或采样）。
in：复位，用来使PCI专用的特性寄存器和定时器相关的信号恢复规定的初始状况。
每当复位时， PCI的全部输出信号一般都应驱动到第三态。
2．地址和数据引线AD0～AD31 t/s：地址、数据多路复用的输入／输出信号。
在有效时，是地址周期；在和同时有效时，是数据周期。
一个PCI总线的传输中包含了一个地址信号周期和一个（或多个）数据周期。
PCI总线支持突发方式的读写功能。
地址周期为一个时钟周期，在该周期中AD0～AD31线上含有一个32位的物理地址。
对于I／O操作，它是一个字节地址；若是存储器操作和配置操作，则是双字地址。
在数据周期， AD0～AD7为最低字节， AD24～AD31为最高字节。
当有效时，表示写数据稳定有效，有效表示读数据稳定有效。
～3 t/s：总线命令和字节使能多路复用信号线。
在地址周期内，这四条线上传输的是总线命令；在数据周期内，传输的是字节使能信号，用来表示在整个数据期中， AD0～AD31上哪些字节为有效数据。
3．接口控制信号s／t / s：帧周期信号。
由当前主设备驱动，表示一次访问的开始和持续时间。
无效时，是传输的最后一个数据周期。
s / t / s：主设备准备好信号。
该信号有效表明发起本次传输的设备（主设备）能够完成一个数据期。
它要与配合使用，当这两者同时有效时，才能进行完整的数据传输，否则即为等待周期。
在写周期，该信号有效时，表示有效的数据信号已在AD0～AD31中建立；在读周期，该信号有效时，表示主设备已做好接收数据的准备。
s／t／s：从设备准备好信号。
该信号有效表示从设备已做好完成当前数据传输的准备工作，此时可进行相应的数据传输。
同样，该信号要与配合使用，这两者同时有效数据才能进行完整传输。
在写周期内该信号有效表示从设备已做好了接收数据的准备。
在读周期内，该信号有效表示有效数据已被送入AD0～AD31中，同理， 和的任何一个无效时都为等待周期。
s / t / s：停止数据传送信号，该信号由从设备发出。
当它有效时，表示从设备请 求主设备终止当前的数据传送。
s / t / s：锁定信号。
是由PCI总线上发起数据传输的设备控制的，如果有几个不同的设备在使用总线，但对信号的控制权只属于一个主设备（由信号标定）。
当信号有效时，表示驱动它的设备所进行的操作可能需要多个传输才能完成，如果对某一设备具有可执行的存储器，那么它必须能实现锁定，以便实现主设备对该存储器的完全独占性访问。
对于支持 锁定的目标设备，必须能提供一个互斥访问块，且该块不能小于16 个字节。
连接系统存储器的主桥路也必须使用。
IDSEL in：初始化设备选择信号。
在参数配置读写传输期间，用作片选信号。
s／t／s：设备选择信号，由从设备驱动，该信号有效时，表示驱动它的设备已成为当前访问的从设备。
它有效表明总线上的某一设备已被选中。
4．仲裁信号t／s：总线请求信号。
该信号一旦有效即表示驱动它的设备要求使用总线。
它是一个点到点的信号线，任何主设备都应有自己的信号。
t /s：总线允许信号。
用来向申请占用总线的设备表示其请求已获批准。
这也是一 个点到点的信号线，任何主设备都应有自己的信号。
5．错误报告信号为了能使数据可靠、完整地传输，PCI局部总线标准要求所有挂于其上的设备都应具有错误报告线。
s / t / s：数据奇偶校验错误报告信号，但是该信号不报告特殊周期中的数据奇偶 错。
一个设备只有在响应设备选择信号和完成数据期之后，才能报告一个。
对于每个数据接收设备，如果发现数据有错误，就应在数据收到后的两个时钟周期将 激活。
该信号的持续时间与数据期的多少有关，如果是一个数据期，则最小持续时间为一 个时钟周期；若是一连串的数据期并且每个数据期都有错，那么的持续时间将多于一个时钟周期。
由于该信号是持续的三态信号，所以该信号在释放前必须先驱动为高电平。
另外，对数据奇偶错的报告不能丢失也不能推迟。
o／d：系统错误报告信号。
该信号用于报告地址奇偶错，特殊命令序列中的数据奇偶错，以及其他可能引起灾难性后果的系统错误。
是漏极开路信号，由返遣错误的单元驱动，在一个PCI时钟内有效。
信号的发出和时钟同步，因而满足总线上所有其他信号的建立时间和保持时间的要求。
6．中断信号中断在PCI总线上是可选用的，低电平有效，用漏极开路方式驱动。
同时，此类信号的建立和撤销是与时钟不同步的。
PCI为每一个单功能设备定义一根中断线。
对于多功能设备或连接器，最多可有4条中断线。
对于单功能设备，只能使用，其余3条中断线无意义。
PCI局部总线有四条中断线，定义如下：o／d：中断A，用于请求一次中断。
o／d：中断B，用于请求一次中断并只在多功能设备上有意义。
o／d：中断C，功能同中断B。
o／d：中断D，功能同中断B。
多功能设备上的任何一种功能都能连到任何一条中断线上。
中断寄存器决定该功能用哪一条中断线去请求中断。
如果一个设备只用一条中断线，则这条中断线就称为INTA，如果该设备用了两条中断线，那么它们就称为INTA和INTB，依此类推。
对于多功能设备，可以是所有功能用一条中断线，也可以是每种功能有自己的一条中断线，还可以是上两种情况的综合，一个单功能设备不能用一条以上的中断线去申请中断。
系统供应商在对PCI连接器的各个中断信号和中断控制器进行连接时，其方法是随意的，可以是线或方式、程控电子开关方式，或者是二者的组合，这就是说，设备驱动程序对于中断共享事先无法作出任何假定，即它必须能够给任何逻辑设备提供中断。
7．高速缓存（Cache）支持信号为了使具有可缓存功能的PCI存储器能够和贯穿写（Write-Through）或回写（Write- Back）的Cache相配合工作，可缓存的PCI存储器应该能实现两条高速缓存支持信号作为 输入。
如果可缓存的存储器位于PCI总线上，那么连接回写式Cache和PCI的桥路必须要利用两条引脚，且作为输出，而连接贯穿写式Cache的桥只需要实现一个信号。
上述两个信号的定义如下：in／out：双向试探返回信号（Snoop Backoff）。
当其有效时，说明对某修改行的一次命中，所访问的数据为无效数据。
当无效而SDONE有效时，说明PCI发起方正在访问存储器的有效行并可进行高速缓存的操作。
SDONE in／out：监听完成信号（Snoop Done），表明对处理器Cache对主存的监听状态。
当其无效时，说明监听仍在进行，否则表示监听已经完成。
8． 64位总线扩展信号如果要进行64位扩展，以下信号都要使用。
AD32～AD63 t / s：扩展的32位地址和数据多路复用线，在地址周期（如果使用了双地址周期DAC 命令且有效时）这32条线上含有64位地址的高32位，否则它们是保留的；在数据周期，当和同时有效时，这32条线上含有高32位数据。
～7 t／s：总线命令和字节使能多路复用信号线。
在数据周期，若和同时有效时，该４条线上传输的是表示数据线上哪些字节是有意义的字节使能信号。
如对应第4个字节，对应第5个字节。
在地址周期内，如果使用了DAC命令且信号有效，则表明～7上传输的是总线命令，否则这些位是保留的且不确定。
s / t／s： 64位传输请求。
该信号由当前主设备驱动，表示本设备要求采用64位通路传输数据。
它与有相同的时序。
s / t / s： 64位传输认可。
表明从设备将用64位传输。
此信号由从设备驱动，并且和具有相同的时序。
PAR64 t／s：奇偶双字节校验。
是AD32～AD63和～7的校验位。
当有效且～3上是DAC命令时， PAR64将在初始地址周期之后一个时钟周期有效，并在DAC命令的第二个地址周期后的一个时钟周期失效。
当和同时有效时，PAR64在备数据期内稳定有效，并且在或发出后的第一个时钟处失效。
PAR64信号一旦有效，将保持到数据周期完成之后的一个时钟周期。
该信号与AD32～AD63的时序相同，但延迟一个时钟周期。
该信号线在任何给定的总线周期内应保证连同AD32～AD63和～7在内的所有信号线上的“1”的个数为偶数（偶校验）或者为奇数（奇校验）。
在发送时产生而在接收时进行校验。
8.4.3 PCI总线的操作※总线命令※命令使用规则※ PCI总线协议※ PCI总线的数据传输过程一．总线命令总线命令是由主设备发向从设备，其作用是规定主、从设备之间的传输类型，它出现 于地址周期的3上。
这里的主设备是指通过仲裁而获得总线控制权的设备；从设备是指由：～3上命令及AD0～A 上的地址所选中的目标设备。
表8．1给出了总线编码及类型说明。
其中，命令编码中的1表示高电平，0表示低电平。
1．中断应答命令中断应答命令是一个读命令，执行主设备从申请中断的从设备中读回中断矢量的操作。
2．特殊周期命令该命令为PCI总线提供了一个简单的信息广播机制，通报处理器的状态或在各个从设备之间传递信息。
表8．1 总线命令表3．I／O读命令该命令用来从一个映射到I／O地址空间的设备中读取数据。