第六章 时序逻辑电路的VHDL语言描述

multi_latch_inst : PROCESS ( reset, datain1, datain2, datain3, lock1, lock2, lock3 ) BEGIN IF ( reset = '1' ) THEN -- 复位信号 dataout <= '0' ; ELSIF ( lock1 = '1' ) THEN -- 锁存信号
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时序逻辑电路的VHDL描述
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ; ENTITY clock_inst IS END ENTITY clock_inst ; PROCESS BEGIN WAIT ON ( clock_signal ) UNTIL ( clock_signal = '0' ) ; -- 隐式表示 其他处理语句； END PROCESS ;
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yinshi : PROCESS -- 隐式表示 BEGIN WAIT ON ( clock_signal ) UNTIL ( clock_signal_condition ) ; IF (synchronization_reset_condition ) THEN signal_n <= reset_value_n ; temp_n := reset_value_temp ; ELSE 其他处理语句； END IF ; END PROCESS yinshi ;
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LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY clock_inst IS END ENTITY clock_inst ; PROCESS ( clock_signal ) -- 显式表示 BEGIN IF ( clock_signal = '1' ) THEN 其他处理语句; END IF ; END PROCESS ;
END ARCHITECTURE behavioral ;
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6.3.2 边沿触发同步复位、加载锁存器
此时复位和加载信号都和时序电路中的时钟信号同步。 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY synch_latch IS
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１. 时钟的上升沿描述
从图中可看出时钟信号的变化过程：０
变化 。
１。在
VHDL语言中可用信号的属性函数来描述这三个状态：
clk’LAST_VALUE=‘0’ , clk’EVENT , clk=‘1’ 由于上升沿是瞬时完成的，也就是说当这三个条件同时 满足时，说明时钟信号出现了上升沿。所以判断的条件为： Clk’LAST_VALUE=‘0’ AND clk’EVENT AND clk=‘1’
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6.1 时序电路的时钟信号
时钟信号在时序电路中有着重要的作用，它将驱动时
序逻辑电路的状态转移，根据时钟信号可以区别时序电路 的现态和次态。
6.1.1 时钟信号边沿的描述
时钟信号的边沿分上升沿和下降沿，有的时序逻辑电 路是用上升沿驱动，有的是用时钟信号的下降沿驱动。
ARCHITECTURE behave OF synch_latch IS BEGIN PROCESS ( clk ) BEGIN IF ( clk=‘1’ AND clk‘EVENT ) THEN -- 时钟上升沿 IF ( reset = ‘1’ ) THEN -- 复位信号 dataout <= '0' ; ELSIF ( lock = '1' ) THEN -- 锁存信号 dataout <= datain ; END IF ; END IF ; END PROCESS ; END ARCHITECTURE behave ;
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY single_latch IS PORT ( reset : IN STD_LOGIC ; datain : IN STD_LOGIC ; lock : IN STD_LOGIC ;
dataout : OUT STD_LOGIC ) ;
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【例6-8】 异步锁存器
LIBRARY IEEE ;
USE IEEE.STD_LOGIC_1164.ALL ; ENTITY asynch_latch IS PORT ( reset, clk : IN STD_LOGIC ; datain : IN STD_LOGIC ; lock : IN STD_LOGIC ; dataout : OUT STD_LOGIC ) ;
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２. 时钟的下降沿描述
判断的条件为： Clk’LAST_VALUE=‘１’ AND clk’EVENT AND clk=‘０’ 由于实际工作中时钟信号是明确给出的，只有‘１’和 ‘０’，所以用判断条件也可为(maxplus中支持的格式)： clk’EVENT AND clk=‘１’ （上升沿）
END ENTITY single_latch ;
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ARCHITECTURE rtl OF single_latch IS BEGIN PROCESS ( reset, datain, lock ) BEGIN IF ( reset = ‘1’ ) THEN -- 异步复位 dataout <= '0' ; ELSIF ( lock = ‘1’ ) THEN -- 锁存信号 dataout <= datain ; END IF ; END PROCESS ; END ARCHITECTURE rtl ;
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时钟敏感信号设置时注意：
1. 无论是在进程还用WAIT中对时钟边沿说明时，一定 要说明是上升沿还是下降沿。 2.当时钟作为进程的敏感信号表时，在敏感信号表中不 能同时出现多个时钟信号，其它信号可以和时钟信
号并列放在敏感信号表中。
3.采用WAIT时，由于其是进程的同步点，它要么放在 进程的最前面，要么放在进程的最后面。
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yinshi : PROCESS
BEGIN WAIT ON ( clock_signal, asynchronous_reset_signal )
UNTIL ( clock_signal_condition, ) ; -- 隐式表示
IF ( asynchronous_reset_condition ) THEN signal_n <= reset_value_n ;
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6.2 时序电路的复位方法
时序电路的初态是由复位信号来触发而设置的， 所以复位是时序电路中的基本动作。 6.2.1 时序电路的同步复位方法 时序电路的同步复位是指：当电路的复位信号有 效并且时钟信号的边沿到来时，时序电路才进行复位。 在VHDL中描述时序电路的同步复位时，把时钟
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【例6-6】 多输入电平锁存器 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY multi_latch IS
PORT (
reset : IN STD_LOGIC ;
datain1, datain2, datain3 : IN STD_LOGIC ;
lock1, lock2, lock3 : IN STD_LOGIC ;
dataout : OUT STD_LOGIC ) ; END ENTITY multi_latch ;
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BEGIN
时序逻辑电路的VHDL描述
ARCHITECTURE behavioral OF multi_latch IS
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-- 显式表示
xianshi : PROCESS ( clock_signal, asynchronous_reset_signal ) BEGIN IF ( asynchronous_reset_condition ) THEN signal_n <= reset_value_n ; temp_n := reset_value_temp ; ELSIF ( clock_signal_condition ) THEN 其他处理语句； -- 复位条件不成立时执行时序电路的正常行为 ELSE 其他处理语句； END IF ; END PROCESS xians述
第六章
时序电路
时序逻辑电路的输出不但和当前输入有关，还与系统的原 先状态有关，即时序电路的当前输出由输入变量与电路原先的 状态共同决定。 作为时序逻辑电路的基本特征，时序逻辑电路应具有“记 忆”功能。触发器是时序电路最常用的记忆元件。 任何时序逻辑电路都是以时钟信号为驱动信号的，时序电 路通常在时钟信号的边沿到来时才发生状态变化。因此，设计 时序逻辑电路时，必须要重视时钟信号。 本章将首先介绍常用触发器的设计方法，然后介绍常用的 时序电路：计数器、寄存器、移位寄存器等。
PORT ( reset, clk : IN STD_LOGIC ;
datain : IN STD_LOGIC ; lock : IN STD_LOGIC ; dataout : OUT STD_LOGIC ) ; END ENTITY synch_latch ;