第6章-时序逻辑电路.
第6章_时序逻辑电路 课后答案
第六章 时序逻辑电路【题 6.3】 分析图P6.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
Y图P6.3【解】驱动方程:11323131233J =K =Q J =K =Q J =Q Q ;K =Q ⎧⎪⎨⎪⎩ 输出方程:3YQ =将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+11313131n 12121221n+13321Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q +⎧=+=⎪=+=⊕⎨⎪=⎩ 电路能自启动。
状态转换图如图A6.3【题 6.5】分析图P6.5时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图。
A 为输入逻辑变量。
图A6.3Y图P6.5【解】驱动方程: 1221212()D AQ D AQ Q A Q Q ⎧=⎪⎨==+⎪⎩输出方程: 21Y AQ Q =将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+112n+1212()Q AQQ A Q Q ⎧=⎪⎨=+⎪⎩ 电路的状态转换图如图A6.51图A6.5【题 6.6】 分析图P6.6时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。
说明电路实现的功能。
A 为输入变量。
AY图P6.6【解】驱动方程: 112211J K J K A Q ==⎧⎨==⊕⎩输出方程: 1212Y AQ Q AQ Q =+将驱动方程带入JK 触发器的特性方程后得到状态方程为:n+111n+1212QQ Q A Q Q ⎧=⎪⎨=⊕⊕⎪⎩ 电路状态转换图如图A6.6。
A ＝0时作二进制加法计数，A ＝1时作二进制减法计数。
01图A6.6【题 6.7】 分析图P6.7时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
Y图P6.7【解】驱动方程: 001023102032013012301;;;J K J Q Q Q K Q J Q Q K Q Q J Q Q Q K Q==⎧⎪=•=⎪⎨==⎪⎪==⎩ 输出方程: 0123Y Q Q Q Q =将驱动方程带入JK 触发器的特性方程后得到状态方程为:*00*1012301*2023012*3012303()Q ()Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q⎧=⎪=++⎪⎨=++⎪⎪=+⎩ 设初态Q 1Q 3Q 2Q 1 Q 0=0000，由状态方程可得：状态转换图如图A6.7。
第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
数字电子技术基础-第六章_时序逻辑电路(完整版)
T0 1
行修改，在0000 时减“1”后跳变 T1 Q0 Q0(Q3Q2Q1)
为1001，然后按
二进制减法计数
就行了。T2 Q1Q0 Q1Q0 (Q1Q2Q3 )
T3 Q2Q1Q0
50
能自启动
47
•时序图 5
分 频
10 分 频c
0
t
48
器件实例：74 160
CLK RD LD EP ET 工作状态 X 0 X X X 置 0（异步） 1 0 X X 预置数（同步） X 1 1 0 1 保持（包括C） X 1 1 X 0 保持（C=0） 1 1 1 1 计数
49
②减法计数器
基本原理：对二进 制减法计数器进
——74LS193
异步置数 异步清零
44
（采用T’触发器，即T=1）
CLKi
CLKU
i 1
Qj
j0
CLKD
i 1
Qj
j0
CLK0 CLKU CLKD
CLK 2 CLKU Q1Q0 CLK DQ1Q0
45
2. 同步十进制计数器 ①加法计数器
基本原理：在四位二进制 计数器基础上修改，当计 到1001时，则下一个CLK 电路状态回到0000。
EP ET 工作状态
X 0 X X X 置 0（异步）
1 0 X X 预置数（同步）
X 1 1 0 1 保持（包括C）
X 1 1 X 0 保持（C=0）
1 1 1 1 计数
39
同步二进制减法计数器 原理：根据二进制减法运算 规则可知：在多位二进制数 末位减1，若第i位以下皆为 0时，则第i位应翻转。
Y Q2Q3
第6章-时序逻辑电路
6 时序逻辑电路6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。
解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。
6.1.2已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。
解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。
6.1.3已知状态图如图题6.1.3所示，试列出它的状态表。
解：按图题6.1.3列出的状态表如表题解6.1.3所示。
6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该电路输出Z的序列。
解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。
6.1.6已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。
如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。
解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。
6.2 同步时序逻辑电路的分析6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。
设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。
解：由所给电路图可写出该电路的状态方程和输出方程，分别为1n nQ A QZAQ+=⊕=其状态表如表题解6.2.1所示，状态图如图题解6.2.1（a）所示，Q和Z的波形图如图题解6.2.1（b）所示。
6.2.2 试分析图题6.2.2（a）所示时序电路，画出其状态表和状态图。
数字电子技术第6章 时序逻辑电路
RD—异步置0端（低电平有效） 1 DIR—右移串行输入 1 DIL—左移串行输入 S0、S1—控制端 1 D0D1 D2 D3—并行输入
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4、扩展：两片74LS194A扩展一片8位双向移位寄存器
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例6.3.1的电路 （P276) 74LS194功能 S1S0=00,保持 S1S0=01,右移 S1S0=10,左移 S1S0=11,并入
（5）状态转换图
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小结
1、时序逻辑电路的特点、组成、分类及描述方法； 2、同步时序逻辑电路的分析方法； 课堂讨论： 6.1，6.4
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6.3 若干常用的时序逻辑电路
寄存器和移位寄存器 时序 逻辑电路 计数器 顺序脉冲发生器 序列信号发生器
移位寄存器不仅具有存储功能，且还有移位功能。 可实现串、并行数据转换，数值运算以及数据处理。 所谓“移位”，就是将寄存器所存各位数据，在每个移 位脉冲的作用下，向左或向右移动一位。
2、类型： 根据移位方向，分成三种：
左移 寄存器 (a) 右移 寄存器 (b) 双向 移位 寄存器 (c)
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学习要求 ：
* *
自学掌握
1. 掌握寄存器和移位寄存器的概念并会使用； 2. 掌握计数器概念，熟练掌握中规模集成计数器74161 和74160的功能，熟练掌握用160及161设计任意进制计 数器的方法。
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6.3.1寄存器和移位寄存器
一、寄存器
寄存器是计算机的主要部件之一， 它用来暂时存放数据或指令。
第6章时序逻辑电路
☆ 选择模M计数器的计数范围，确定初态和末态。
☆ 确定产生置0或置数信号的译码状态，然后根据译码 状态设计译码反馈电路，是计数器产生清0或置数信号。
☆ 画出实现模N计数器的逻辑电路。
TP TT
1 0
,
触发器保持，CO
0
1
C C
TP TT
0 1
,
触发器保持，CO
Q0 Q3
计1 数1条件1 ↑ X X X X
计数
1 0 X X X X X X 保持，C0=0
1 1 0 X X X X X 保持CO=Q0~Q3
M＝16二进制计数器 逢十六进一
内部逻辑电路图
中 规模集 成电 路由四 级 JK 触发器和若干门电路组成，其内 部电路如图所示。
CP 8 4 2 C1 R
CTP LD D3D2D1D0
CTT 74160(2)CO
CP 8 4 2 1CR
CTP LD D3D2D1D0
CTT 74160(3)CO
CP 8 4 2 1 CR
所以第853个状态
&
不计算在主循环内
由前面例题分析中可以发现，用反馈置0法设计计数 器存在一个普遍规律，有待于我们去总结。
74161是M16二进制计数器，只能实现M16以下任意进制数。
例、用74161组成十进制(N=10)计数器
解： 先将74161接成M16计数器， CR,LD,CTT,CTP均＝1
然后作跳过六个状态（M-N =16-10=6）的十进制计数器，将模M计数
器变为模N计数器。
第六章 时序电路
二、时序逻辑电路的分类：
按 动 作 特 点 可 分 为
同步时序逻辑电路
所有触发器状态的变化都是在 同一时钟信号操作下同时发生。
异步时序逻辑电路
触发器状态的变化不是同时发生。
按 输 出 特 点 可 分 为
米利型时序逻辑电路(Mealy)
输出不仅取决于存储电路的状态，而且还 决定于电路当前的输入。
Q2 Q1 Q0
/Y
/0 /0 000→001→011 /1↑ ↓/0
CP Q0 010 Q1 Q2 Y
/0 101 /1 (b) 无效循环
100←110←111 /0 /0 (a) 有效循环
有效循环的6个状态分别是0～5这6个十进制数
字的格雷码，并且在时钟脉冲CP的作用下，这6个
状态是按递增规律变化的，即： 000→001→011→111→110→100→000→… 所以这是一个用格雷码表示的六进制同步加法 计数器。当对第6个脉冲计数时，计数器又重新从 000开始计数，并产生输出Y
Q=0时
LED亮
RD Q0 Q1 D1 Q2 D2 D3 Q3 S1
DIR D0 D1D2D3S0 DIL CLK +5V
74LS194
DIR D0
S0 DIL CLK +5V
清0按键 1秒
S1=0,S0=1
CLK 右移控制
本节小结：
寄存器是用来存放二进制数据或代
码的电路，是一种基本时序电路。任何
画状态转换图
Q3Q2Q1 /Y
000
/1 /1 111
/0
001
/0
010
/0
011 /0
第6章_时序逻辑电路
数字电子技术（第5版）第6章时序逻辑电路1.(334)利用（）可以把集成计数器设计成初态不为零的计数器。
答案.反馈置数法2.(318)时序逻辑电路由( ) 和( ) 两部分组成。
答案.组合电路存储电路3.(337)一个4位的扭环形计数器有（）个状态。
答案. 84.(335)集成计数器的级联方式有（）和（）两种方式。
答案.异步同步5.(333)利用（）和（）可以改变集成计数器的计数长度。
答案.反馈归零法反馈置数法6.(332)一个模为24的计数器，能够记录到的最大计数值是（）。
答案. 237.(331)计数器的模表示计数器的（）计数长度。
答案.最大8.(329)构成时序电路的各触发器的时钟输入端都接在一起，这种时序电路称为（）。
答案.同步时序电路9.(328)时序电路的输出不仅与电路的（）有关，还与电路的（）有关。
答案.现态输入信号10.(327)摩尔型时序电路的输出仅由电路的（）决定，而与电路的( ) 无关。
（注：教材中没有讲述摩尔型电路的概念，故删去此题）答案.现态输入信号11.(326) 时序逻辑电路的功能描述有 ( ) 、 ( ) 、 ( ) 、 ( ) 。
答案. 逻辑方程式 状态表 状态图 时序图12.(330) 异步时序电路中的各触发器的状态转换 （ ）同一时刻进行的。
答案. 不是在13.(336) 一个4位的环形计数器有（ ）个状态。
答案. 414.(325) 时序逻辑电路可分为 （ ） 和 ( ) 两大类。
答案. 同步时序电路 异步时序电路15.(354) 分析如图7307所示电路，说明其功能。
图7307输 入输 出CR LD T CT P CT CP 3D 2D 1D 0D 3Q 2Q 1Q 0QCO0 × × × × × × × × 000 10××↑3d 2d 1d 0d 3d 2d 1d 0d1111↑×××× 计数 110×××××× 保持 11××××××保持答案. 经分析知，采用了74LS160的同步置数功能。
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6 时序逻辑电路6.1.1 已知一时序电路的状态表如表题6.1.1所示，A为输入信号，试作出相应的状态图。
解：由状态图的概念及已知的状态表，可画出对应的状态图，如图题解6.1.1所示。
6.1.2已知状态表如表题6.1.2所示，输入为X1X0，试作出相应的状态图。
解：根据表题6.1.2所示的状态表，作出对应的状态图如图题解6.1.2所示。
6.1.3已知状态图如图题6.1.3所示，试列出它的状态表。
解：按图题6.1.3列出的状态表如表题解6.1.3所示。
6.1.5 图题6.1.5所示是某时序电路的状态图，设电路的初始状态为01，当序列A=100110（自左至右输入）时，求该电路输出Z的序列。
解：由图题6.1.5所示的状态图可知，当初态为01，输入信号的序列A=100110时，该时序电路将按图题解6.1.5所示的顺序改变状态，因而对应的输出序列为Z=011010。
6.1.6已知某时序电路的状态表如表题6.1.6所示，输入A，试画出它的状态图。
如果电路的初始状态在b，输入信号A一次是0、1、0、1、1、1、1，试求出其相应的输出。
解：根据表题6.1.6所示的状态表，可直接画出与其对应的状态图，如图题解6.1.6（a）当从初态b开始，依次输入0、1、0、1、1、1、1信号时，该时序电路将按图题解6.1.6（b）所示的顺序改变状态，因而其对应的输出为1、0、1、0、1、0、1。
6.2 同步时序逻辑电路的分析6.2.1 试分析图题6.2.1（a）所示时序电路，画出其状态表和状态图。
设电路的初始状态为0，试画出6.2.1（b）所示波形作用下，Q和Z的波形图。
解：由所给电路图可写出该电路的状态方程和输出方程，分别为1n nQ A Q Z AQ+=⊕=其状态表如表题解6.2.1所示，状态图如图题解6.2.1（a ）所示，Q 和Z 的波形图如图题解6.2.1（b ）所示。
6.2.2 试分析图题6.2.2（a ）所示时序电路，画出其状态表和状态图。
设电路的初始状态为0，画出在图题6.2.2（b ）所示波形作用下，Q 和Z 的波形图。
解：由所给电路可写出该电路的状态方程和输出方程1()()nn nnnnn n n n nQZQ ZQ AQ AQ Q AQ AQ Q AQ AQ AZ A Q+=+=+++=+==⊕其状态表如表题解6.2.2所示，状态图如图题解6.2.2（a ）所示，Q 和Z 的波形图如图题解6.2.2（b ）所示。
6.2.3试分析图题6.2.3所示时序电路，画出状态图。
解：由图题6.2.3所示电路写出其状态方程组和输出方程，分别为1101010n nn Q Q Q AZ AQ Q ++===其状态表如表题解6.2.3所示，状态图如图题解6.2.3所示。
6.2.4分析图题6.2.4所示电路，写出它的激励方程组、状态方程组和输出方程，画出状态表和状态图。
解：该电路的激励方程组为00111011J Q K AQ J Q K ====状态方程组为11011010110()nn n nnnnnn n QQ Q QQ Q AQ Q Q Q A ++==+=+输出方程为10ZAQ Q =根据状态方程组和输出方程可列出状态表，如表题解 6.2.4所示，状态图如图题解6.2.4所示。
6.2.5 分析图题6.2.5所示同步时序电路，写出各触发器的激励方程、电路的状态方程组和输出方程组，画出状态表和状态图。
解：由图题6.2.5所示电路可写出各触发器的激励方程为00110120121J A K AQ J AQ K A J AQ Q K ====== 该电路的状态方程组为1201211011011010100()()nn n n n n n n n n nnn n n n QA Q Q Q Q AQ Q AQ A Q Q QAQ AQ Q A Q Q +++==+=+=+=+ 输出方程为 2ZA Q =根据状态方程组和输出方程列出该电路的状态表，如表题解 6.2.5所示，状态图如图题解6.2.5所示。
6.2.6 试画出图题6.2.6（a ）所示时序电路的状态图，并画出对应于CP 的Q 1、Q 0和输出Z 的波形，设电路的初始状态为00。
解：该电路中的激励方程组为01011011J Q K J Q K ====状态方程组和输出方程分别为11101010nn n nn n Q Q Q QQ Q Z Q CP++===根据状态方程组和输出方程可列出该电路的状态表，如表题解6.2.6所示，状态图如图题解6.2.6（a ）所示。
图题解6.2.6（b ）所示是Q 1、Q 0及Z 的波形图。
6.3 同步时序逻辑电路的设计6.3.1 用JK触发器设计一同步时序电路，其状态如表题6.3.1所示。
解：所要设计的电路有4个状态，需要用两个JK触发器实现。
（1）列状态转换真值表和激励表由表题6.3.1所示的状态表和JK触发器的激励表，可列出转换真值表和对各触发器的激励信号，如表题解6.3.1所示、（2） 求激励方程组和输出方程由表题解6.3.1画出各触发器J 、K 端和电路输出端Y 的卡诺图，如图题解 6.3.1（a ）所示。
从而，得到化简得激励方程组。
001101J K J K A Q ====⊕和输出方程10Y Q Q =根据激励方程组和输出方程可画出电路图，如图题解6.3.1（b ）所示。
6.3.2 某同步时序电路的状态图如图题6.3.2所示，试写出用D触发器设计时的最简激励方程组。
解：由图题6.3.2所示状态图可知，实现该同步时序需要用三个D 触发器。
（1） 根据状态图列出完全的状态转换真值表，如表题解6.3.2所示。
其中，状态图中未包含的状态为不出现的状态，其次态可用无关项×表示。
（2）画出3个触发器的激励信号D 2、D 1、D 0的卡诺图。
由于D 触发器的特性方程为1n Q +=D,所以可由状态转换真值表直接画出这3个卡诺图，如图题解6.3.2所示。
（2） 由卡诺图得到最简激励方程组201201nn nD Q D Q D Q ===6.3.3 试用上升沿触发的JK 触发器设计一同步时序电路，其状态图如图题6.3.3所示，要求电路使用的门电路最少。
解：图题6.3.3所示的状态图有00、01、10、11四个状态，可用两个上升沿触发的JK触发器实现。
设两个触发器的输出为Q1、Q0,输入信号为A，输出信号为Y。
(1)根据图题6.3.3所示状态图和JK触发器的激励表，可直接列出相应的状态转换真值表和激励信号，如表题解6.3.3所示。
（2）画出激励信号的卡诺图，如图题解6.3.3（a）所示。
（3）由卡诺图得到最简激励方程组00101011J A Q K AQ J AQ K AQ ⎧==⎪⎨==⎪⎩和输出方程110Y AQ Q Q =+（4）根据激励方程组和输出方程画出逻辑电路图，如图题解6.3.3（b ）所示。
6.4 异步时序逻辑电路的分析6.4.1 一时序电路如图题6.4.1（a）所示，试画在CP作用下，Q0、Q1、Q2和Z端的波形，设各触发器的初态均为零。
解：图题6.4.1所示电路是异步时序电路。
（1）列出各逻辑方程组①根据逻辑图列出各触发器时钟信号的逻辑表达式 012CP CP CP Q ==⊕（当2Q =0时，对于每个CP 上升沿，011cp cp ==；当2Q =1时，对于每个CP 下降沿，011cp cp ==）2211(,1)CP Q Q cp ==对于上升沿②输出方程1Z Q =③激励方程组222101091111J Q K J Q K J Q K ⎧==⎪==⎨⎪==⎩④状态方程组12222222222221121111011111110200000000100()()()nn n n n nnn n n n n nnnn n n n Q J Q K Q cp Q cp Q cp Q cp Q J Q K Q cp Q cp Q Q cp Q cp QJ Q K Q cp Q cp Q Q cp Q cp +++=++=+=++=+=++=+（2）列出状态表，画出状态图根据状态方程组、输出方程及各触发器的CP 表达式可列出该电路的状态表，如表题解6.4.1所示。
具体推导方法如下：由于022cp cp CP Q ==⊕，所以当Q 2=0时，对应于每个CP 上升沿，021cp cp ==；当Q 2=1时，对应于每个CP 下降沿，021cp cp ==。
而cp 2对应于1Q 上升沿，即对应于Q 1由1变0时为1。
对表中的每一行，首先由10n n Q Q 推导出1110n n Q Q ++,然后根据Q 1是否从1跳变到0来确定cp 2是否为1，再决定12n Q +。
最后，根据1Q 决定Z 。
逐行类推，得到完全状态表。
然后根据表中状态的变化顺序，画出完全状态图，如图题解6.4.1Q，故写入圆圈内。
（a）所示。
由于输出Z值取决于1（3）画出波形图可按状态图的变化顺序，画出Q2、Q1、Q0和Z对应于图题6.4.1（b）所示CP的波形图，如图题解6.4.1（b）所示。
这里需要特别注意：因为CP0=CP1=CP⊕Q2，因此，要根据Q2的逻辑值正确确定状态变化所对应的CP脉冲沿。
6.4.2分析图题6.4.2所示时序电路[CP脉冲同图题6.4.1（b）]。
（1） 写出各触发器的CP 信号方程和激励方程。
（2） 写出电路的状态方程组和输出方程。
（3） 画出状态表及状态图。
（4） 画出电路的时序图。
解：（1）根据逻辑图写出各触发器的CP 信号表达式和激励方程组 ① 各触发器的时钟信号表达式CP 0=CP 1=CP (对于每个CP 上升沿，cp 0=cp 1=1) CP 2=Q 0 (对于Q 0上升沿，cp 2=1) ② 激励方程组001101211J Q K J Q Q K ====（2）写出电路的状态方程组和输出方程组 ①状态方程组122222222222211211110111121110200000000100()()()nn n n nnnnn n n n nnnnn n n n Q J Q K Q cp Q cp Q cp Q cp Q J Q K Q cp Q cp Q Q Q cp Q cp Q J Q K Q cp Q cp Q Q cp Q cp +++=++=+=++=+=++=+②输出方程 20ZQ Q =（3）列出状态表，画出状态图根据状态方程组、输出方程及各触发器始终信号cp n 可列出该电路的状态表，如表题解6.4.2所示。
具体方法如下：由于相应于每个CP 上升沿021cp cp ==，所以对表中的每一行，首先由210n n n Q Q Q 推导出1110n n Q Q ++，最后确定Z 。