数字逻辑欧阳星明第四版第六章异步时序逻辑电路
异步时序逻辑电路分析说课讲解
异步时序逻辑电路分析7．2．2异步时序逻辑电路的分析方法异步时序逻辑电路的分析方法和同步时序逻辑电路的基本相同，但在异步时序逻辑电路中，只有部分触发器由计数脉冲信号源CP触发，而其它触发器则由电路内部信号触发。
在分析异步时序逻辑电路时，应考虑各个触发器的时钟条件，即应写出时钟方程。
这样，各个触发器只有在满足时钟条件后，其状态方程才能使用。
这也是异步时序逻辑电路在分析方法上与同步时序逻辑电路的根本不同点，应引起足够的重视。
分析举例例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。
解：由上图可看出，FF1的时钟信号输入端未和输入时钟信号源CP相连，它是由FF0的Q0端输出的负跃变信号来触发的，所以是异步时序逻辑电路。
①写方程式：时钟方程：ＣＰ０＝ＣＰ２＝ＣＰ FF０和FF２由CP的下降沿触发。
ＣＰ１＝Ｑ０ FF１由Q０输出的下降沿触发。
输出方程：驱动方程：状态方程：②列状态转换真值表：状态方程只有在满足时钟条件后，将现态的各种取值代入计算才是有效的。
设现态为＝000，代入输出方程和状态方程中进行计算，可以得出该逻辑电路的状态转换真值表：现态次态输出时钟脉冲Y CP2CP1CP000000100010100010011001110001000001表中的第一行取值，在现态＝000时，先计算次态为＝01，由于CP１＝Q０，其由0跃到1为正跃变，故FF１保持0态不变，这时＝001。
表中的第二行取值，在现态为＝001时，得＝00，这时CP１＝Ｑ０由1跃到0为负跃变，FF１由0态翻到1态，这时＝010。
其余依此类推。
③逻辑功能说明：由上表可看出，该电路在输入第5个计数脉冲时，返回初始的000状态，同时输出端Y输出一个负跃变的进位信号，因此，该电路为异步五进制计数器。
④状态转换图和时序图。
根据状态转换真值表可画出该电路的状态转换图和时序图，如下图所示。
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解答： (1) F (A ,B ,C ,D ) B C D A B AC D B BC
AB CD 00 01 11 10
00
11
所以，F（A,B,C,D）
01
11
11
11
10
1
=m(4-7,12-15) =M(0-3,8-11)
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21
习题课
解答： (2) F (A ,B ,C ,D )(A B AB )(D B C)D
＝0.5＋0.25＋0＋0.0625＋0＋0.015625
＝(0.828125)10 ＝(0.65)8 ＝(D4)16
数字逻辑欧阳星明第四版华科出版全答案
6
习题课
（3） (10111.01)2＝1×24＋0×23＋1×22＋1×21＋1×20 ＋ 0×2-1＋1×2-2 ＝16＋4＋2＋1＋0＋0.25 ＝(23.25)10 ＝(27.2)8 ＝(17.4)16
数字逻辑欧阳星明第四版华科出版全答案
10
习题课
1.12 试用8421码和Gray码分别表示下列各数。
（1） (111110)2
（2） (1100110)2
解答：
（1） (111110)2 = (62)10 = (0110 0010)8421 =(100001)Gray
（2）(1100110)2 = (102)10 =(0001 0000 0010) 8421 =(1010101) Gray
（4） FA[B(CDE)G]
反函数： FAB C EBD B G E 对偶函数：F 'A B C E B D E B G
数字逻辑欧阳星明第四版华科出版全答案
17
数字逻辑 第六章习题答案
根据真值表画出激励函数和输出函数卡诺图(略)，化简后可 得：
(5) 画出逻辑电路图 根据激励函数和输出函数表达式，可画出实现给定功能的逻 辑电路如图11所示。该电路存在无效状态10，但不会产生挂 起现象，即具有自启动功能。
7 试用与非门构成的基本R-S触发器设计一个 脉冲异步模4加1计数器。 解（1） 设电路输入脉冲为x，状态变量为 y1y0,其状态表如表9所示。
（2）该电路的状态图、状态表
（3）该电路是一个“x1—x2—x3”序列检测器。
4 分析图7所示脉冲异步时序电路，作出时间 图并说明该电路逻辑功能。
解：（1） 该电路是一个 Moore型脉冲异步时序逻辑 电路,其输出即电路状态。激 励函数表达式为
（2）电路次态真值表
（3）时间图
（4）该电路是一个模4计数器。
(4) 确定激励函数和输出函数 确定激励函数和输出函数时注意： ● 对于多余状态y2y1=10和不允许输入x2x1=11，可作为无关条 件处理； ● 当输入x2x1=00时，电路状态保持不变； ● 由于触发器时钟信号作为激励函数处理，所以，可假定次态 与现态相同时，触发器时钟信号为0，T端为d。 据此，可列出激励函数和输出函数真值表如表8所示。
（2） 根据状态表和RS触发器的功能表，可列出激 励函数真值表如表10所示。
Байду номын сангаас
（3）化简后，可得激 励函数最简表达式为：
（4）根据激励函数表达式，可画出逻辑电路 图如图12所示。
5 用D触发器作为存储元件，设计一个脉冲异 步时序电路。该电路在输入端x的脉冲作用 下，实现3位二进制减1计数的功能，当电 路状态为“000”时，在输入脉冲作用下输 出端Z产生一个借位脉冲，平时Z输出0。
数字逻辑 第六章 异步时序逻辑电路
第六章 异步时序逻辑电路
6.1 脉冲异步时序逻辑电路
6.1.1 概
一、结 构
述
脉冲异步时序电路的一般结构如下图所示。
图中，存储电 路可由时钟控制触 发器或非时钟控制 触发器组成。
第六章 异步时序逻辑电路
二、输入信号的形式与约束 1.输入信号为脉冲信号; 2.输入脉冲的宽度必须保证触发器可靠翻转; 3.输入脉冲的间隔必须保证前一个脉冲引起的电路响 应完全结束后，后一个脉冲才能到来; 4.不允许两个或两个以上输入端同时出现脉冲。 对n个输入端的电路，其一位输入只允许出现n+1种取 值组合，其中有效输入种取值组合为n种。
x1 x2 Z
第六章 异步时序逻辑电路
例2
X2
A/0 X2
X1 X2 X1 X2
B/0 X1
D/1
X1
C/0
第六章 异步时序逻辑电路
例2
X2
A/0 X2 X1 X2 X1 X2 B/0 X1 X1 Present Next state output state X1 X2
D/1
C/0
Y1
Y2
0
1 D C
D2
& ≥1
Q2 C2
Q2
D1 X1
≥1 C1
Q1
X2
Q1
第六章 异步时序逻辑电路
例2 用T触发器作为存储元件，设计一个异步模8加1计数 器，电路对输入端x出现的脉冲进行计数，当收到第八个脉冲 时，输出端Z产生一个进位输出脉冲。 解 由题意可知，该电路模型为Mealy型。由于状态数目 和状态转换关系非常清楚，可直接作出二进制状态图和状态表。 ⑴作出状态图和状态表 设电路初始状态为“000”，状态变量用y2、y1、y0表示， 可作出二进制状态图如下。
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数字逻辑第四版（欧阳星明著）课后习题答案下载数字逻辑第四版（欧阳星明著）课后答案下载第1章基础概念11.1概述11.2基础知识21.2.1脉冲信号21.2.2半导体的导电特性41.2.3二极管开关特性81.2.4三极管开关特性101.2.5三极管3种连接方法131.3逻辑门电路141.3.1DTL门电路151.3.2TTL门电路161.3.3CML门电路181.4逻辑代数与基本逻辑运算201.4.1析取联结词与正“或”门电路201.4.2合取联结词与正“与”门电路211.4.3否定联结词与“非”门电路221.4.4复合逻辑门电路221.4.5双条件联结词与“同或”电路241.4.6不可兼或联结词与“异或”电路241.5触发器基本概念与分类251.5.1触发器与时钟271.5.2基本RS触发器271.5.3可控RS触发器291.5.4主从式JK触发器311.5.5D型触发器341.5.6T型触发器37习题38第2章数字编码与逻辑代数392.1数字系统中的编码表示392.1.1原码、补码、反码412.1.2原码、反码、补码的运算举例472.1.3基于计算性质的几种常用二-十进制编码48 2.1.4基于传输性质的几种可靠性编码512.2逻辑代数基础与逻辑函数化简572.2.1逻辑代数的基本定理和规则572.2.2逻辑函数及逻辑函数的表示方式592.2.3逻辑函数的标准形式622.2.4利用基本定理简化逻辑函数662.2.5利用卡诺图简化逻辑函数68习题74第3章数字系统基本概念763.1数字系统模型概述763.1.1组合逻辑模型773.1.2时序逻辑模型773.2组合逻辑模型结构的数字系统分析与设计81 3.2.1组合逻辑功能部件分析813.2.2组合逻辑功能部件设计853.3时序逻辑模型下的数字系统分析与设计923.3.1同步与异步933.3.2同步数字系统功能部件分析943.3.3同步数字系统功能部件设计993.3.4异步数字系统分析与设计1143.4基于中规模集成电路(MSI)的数字系统设计1263.4.1中规模集成电路设计方法1263.4.2中规模集成电路设计举例127习题138第4章可编程逻辑器件1424.1可编程逻辑器件(PLD)演变1424.1.1可编程逻辑器件(PLD)1444.1.2可编程只读存储器(PROM)1464.1.3现场可编程逻辑阵列(FPLA)1484.1.4可编程阵列逻辑(PAL)1494.1.5通用阵列逻辑(GAL)1524.2可编程器件设计1604.2.1可编程器件开发工具演变1604.2.2可编程器件设计过程与举例1604.3两种常用的HDPLD可编程逻辑器件164 4.3.1按集成度分类的可编程逻辑器件164 4.3.2CPLD可编程器件1654.3.3FPGA可编程器件169习题173第5章VHDL基础1755.1VHDL简介1755.2VHDL程序结构1765.2.1实体1765.2.2结构体1805.2.3程序包1835.2.4库1845.2.5配置1865.2.6VHDL子程序1875.3VHDL中结构体的描述方式190 5.3.1结构体的行为描述方式190 5.3.2结构体的数据流描述方式192 5.3.3结构体的结构描述方式192 5.4VHDL要素1955.4.1VHDL文字规则1955.4.2VHDL中的数据对象1965.4.3VHDL中的数据类型1975.4.4VHDL的运算操作符2015.4.5VHDL的预定义属性2035.5VHDL的顺序描述语句2055.5.1wait等待语句2055.5.2赋值语句2065.5.3转向控制语句2075.5.4空语句2125.6VHDL的并行描述语句2125.6.1并行信号赋值语句2125.6.2块语句2175.6.3进程语句2175.6.4生成语句2195.6.5元件例化语句2215.6.6时间延迟语句222习题223第6章数字系统功能模块设计2556.1数字系统功能模块2256.1.1功能模块概念2256.1.2功能模块外特性及设计过程2266.2基于组合逻辑模型下的VHDL设计226 6.2.1基本逻辑门电路设计2266.2.2比较器设计2296.2.3代码转换器设计2316.2.4多路选择器与多路分配器设计2326.2.5运算类功能部件设计2336.2.6译码器设计2376.2.7总线隔离器设计2386.3基于时序逻辑模型下的VHDL设计2406.3.1寄存器设计2406.3.2计数器设计2426.3.3并/串转换器设计2456.3.4串/并转换器设计2466.3.5七段数字显示器(LED)原理分析与设计247 6.4复杂数字系统设计举例2506.4.1高速传输通道设计2506.4.2多处理机共享数据保护锁设计257习题265第7章系统集成2667.1系统集成基础知识2667.1.1系统集成概念2667.1.2系统层次结构模式2687.1.3系统集成步骤2697.2系统集成规范2717.2.1基于总线方式的互连结构2717.2.2路由协议2767.2.3系统安全规范与防御2817.2.4时间同步2837.3数字系统的非功能设计2867.3.1数字系统中信号传输竞争与险象2867.3.2故障注入2887.3.3数字系统测试2907.3.4低能耗系统与多时钟技术292习题295数字逻辑第四版（欧阳星明著）：内容提要点击此处下载数字逻辑第四版（欧阳星明著）课后答案数字逻辑第四版（欧阳星明著）：目录本书从理论基础和实践出发，对数字系统的基础结构和现代设计方法与设计手段进行了深入浅出的论述，并选取作者在实际工程应用中的一些相关实例，来举例解释数字系统的设计方案。
NO6异步时序电路
第六章 异步时序电路
分析步骤（4步）: (1) 根据电路写出输出方程和激励方程； (2) 作出状态流程表； (3) 作出时序图； (4) 说明电路的功能。
第25页
数字电路与数字逻辑
第六章 异步时序电路
例: 试分析下列电路. X1
X2
1
&
≥1
Z
& y τ Y
电路的激励方程和输出方程为: Z=Y= X1 X2 + X2y
•作状态转移真值表: Z=xQ2Q1 D1=Q2 CP1=x D2=Q2 CP2=xQ1 输入 x 1 1 1 1 现
Q2
注： CP为0表示无脉冲 CP为1表示有脉冲
态
Q1
激励函数 次 态 输出 CP2D2CP1D1 Q2(n+1) Q1(n+1) Z 0 1 0 1 1 1 0 0 1 1 1 1 1 1 0 0
R 0 0 1 1 S 0 1 0 1
Q(n+1) Q(n) 1 0 d
注意转移真值表中
x1,x2 取值的意义和
组合情况。 次 态 输出 Z 0 1 0 0
第10页
现
Q
态 0 1 0 1
激励函数 R S 0 0 0 1 1 0 0 0
Q(n+1)
1 1 0 0
数字电路与数字逻辑
第六章 异步时序电路
• 作状态表和状态图
根据转移真值表可作出下列状态表和状态图
现 态 次 态/输出(Q(n+1)/Z) Q x1 x2
0 1
1/0 1/1
x1/0
0/0 0/0
x1/1
x2/0
0
x2/0
1
第11页
数字电路与数字逻辑
异步时序逻辑电路
（2）状态真值表
现态 y2 0 y1 0 J2 激励函数 K2 J1 K1 时钟 cp2 cp1 次态 y2n+1 y1n+1
0
1 1
1
0 1
Z xy2 y1 J1 K1 1
J 2 K2 1
CP 1 x
CP2 y1
（3）状态表、状态转换图
0/0
x/Z
0/0
现态 y2 y1 0 0 1 1 0 1 0 1
第 六
章
异 步 时 序 逻 辑 电 路
6.1 异步时序逻辑电路的特点和分类
6.1.1 特点
1、电路不存在统一的时钟脉冲； 2、电路状态的改变，直接依赖于输入信号的变化； 6.1.2 分类 1、根据输入信号的形式
（1）脉冲型 （2）电平型
2、根据输出信号的依从关系
（1）Mealy型 （2）Moore型
1K CI 1J 1
&
cp
EWB仿真实验（6-7）
作业3.15
CP A Q1 Q2
6.2 电 平 异 步 时 序 逻 辑 电 路
6.2.1 概述
前面所述同步时序电路和脉冲异步时序电路有两个共同 的特点： ☆ 电路状态的转换是在脉冲作用下实现的； ☆ 电路对过去输入信号的记忆由触发器的状态体现。
事实上，对上述特点可进一步理解如下：
Q3 Q2 Q1
Q
(2) (3)
Q
Q
(2)
Q
Q
(2) (1)
Q
1K CI 1J &
1K CI 1J
1K CI 1J
1
cp
（1） 写出方程 J1 K1 1
J 2 Q3 , K 2 1
异步时序逻辑电路分析
7．2．2异步时序逻辑电路的分析方法异步时序逻辑电路的分析方法和同步时序逻辑电路的基本相同，但在异步时序逻辑电路中，只有部分触发器由计数脉冲信号源CP触发，而其它触发器则由电路内部信号触发。
在分析异步时序逻辑电路时，应考虑各个触发器的时钟条件，即应写出时钟方程。
这样，各个触发器只有在满足时钟条件后，其状态方程才能使用。
这也是异步时序逻辑电路在分析方法上与同步时序逻辑电路的根本不同点，应引起足够的重视。
分析举例例、试分析下图所示电路的逻辑功能，并画出状态转换图和时序图。
解：由上图可看出，FF1的时钟信号输入端未和输入时钟信号源CP相连，它是由FF0的Q0端输出的负跃变信号来触发的，所以是异步时序逻辑电路。
①写方程式：时钟方程：ＣＰ０＝ＣＰ２＝ＣＰ FF０和FF２由CP的下降沿触发。
~ＣＰ１＝Ｑ０ FF１由Q０输出的下降沿触发。
输出方程：驱动方程：状态方程：②列状态转换真值表：状态方程只有在满足时钟条件后，将现态的各种取值代入计算才是有效的。
设现态为＝000，代入输出方程和状态方程中进行计算，可以得出该逻辑电路的状态转换真值表：现态次态输出`时钟脉冲Y CP2CP1$CP00000010》0010100《0100110?0111000\ 1000001…表中的第一行取值，在现态＝000时，先计算次态为＝01，由于CP１＝Q０，其由0跃到1为正跃变，故FF１保持0态不变，这时＝001。
表中的第二行取值，在现态为＝001时，得＝00，这时CP１＝Ｑ０由1跃到0为负跃变，FF１由0态翻到1态，这时＝010。
其余依此类推。
③逻辑功能说明：由上表可看出，该电路在输入第5个计数脉冲时，返回初始的000状态，同时输出端Y 输出一个负跃变的进位信号，因此，该电路为异步五进制计数器。
④状态转换图和时序图。
根据状态转换真值表可画出该电路的状态转换图和时序图，如下图所示。
！。
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次 态 y2(n+1)y1(n+1) y0(n+1)
0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0
C2 T2 C1 T1 C0 T0
0 0 0 1 0 0 0 1 d d d 1 d d d 1 0 1 0 1 0 1 0 1 d 1 d 1 d 1 d 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
（1） 写出方程
J1 Q 3 , K1 1 J 2 K2 1 n J3 Q1nQ2 , K3 1
n
Q1
n 1
Q 3 Q1
n
n 1 n 2
n
n
CP 1 cp
n CP Q 2 1
n
Q2 n 1 Q 2
Q3
n 1
（2）状态真值表
Q3
0 0
Q Q Q3
6.2.1 概述
前面所述同步时序电路和脉冲异步时序电路有两个共同 的特点： ☆ 电路状态的转换是在脉冲作用下实现的； ☆ 电路对过去输入信号的记忆由触发器的状态体现。
第六章 异步时序逻辑电路
事实上，对上述特点可进一步理解如下：
● 脉冲信号只不过是电平信号的一种特殊形式。 ● 电路中的触发器，不管是哪种类型，都是由逻辑门加 反馈回路构成的。 将上述两个特点一般化，便可得到时序逻辑电路中更具 一般性的另一类电路——电平异步时序逻辑电路。
（3）状态转换图
000
001
010
011
111
110
101
100
（4）功能描述（文字描述、波形图） 异步六进制递增计数器，且具有自启动能力。 EWB仿真实验（6-3）
第六章 异步时序逻辑电路
6.1.3 脉冲异步时序逻辑电路的设计
一、方法与步骤 ⒈ 方法: 脉冲异步时序逻辑电路设计的方法与同步时序 逻辑电路设计大致相同，主要应注意两个问题。
激励函数
输出
Z
0 0 0 0 0 0 0 1
第六章 异步时序逻辑电路
根据激励函数和输出函数真值表，并考虑到 x为 0时 (无脉 冲输入, 电路状态不变) ，可令各触发器时钟端为0，输入端 T随意。可得到简化后的激励函数和输出函数表达式如下： C2 = xy1y0 ； T2 = 1
C1 = xy0
C0 = x Z = xy2y1y0
x/z
101
1/0
第六章 异步时序逻辑电路
相应二进制状态表为： 现态 y2 y1 y0 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 次态y2n+1y1n+1y0n+1 /输出Z x=1 001/0 010/0 011/0 100/0 101/0 110/0 111/0 000/1
Q
Q
(2)
Q
Q
(2) (1)
Q
1K CI 1J
1K CI 1J
1K CI 1J
EWB仿真实验（6-5）
思考题：用D触发器设 计三位二进制异步加 法计数器。
cp
1
第六章 异步时序逻辑电路
同步二进制计数器（三位二进制）
（1）加法
000 001 010 011 100 101 110 111
Q3Q2Q1，cp3=cp2=cp1=cp
J1 K1 1
J 2 K2 Q1n n J3 K3 Q2 Q1n
n n n J n Kn Qn Q Q 1 n 2 1
第六章 异步时序逻辑电路
Q3
Q2
Q1
Q
(2) (3)
Q
Q
(2)
Q
Q
(2) (1)
Q
1K CI 1J
1K CI 1J
1K CI 1J 1
EWB仿真实验（6-1）
第六章 异步时序逻辑电路
例6.2 分析下图所示脉冲异步时序逻辑电路，指出该电路功 能。
Q1 Q2 Q3
cp
1J
Q Q
1
1J
Q Q
&
1J
Q Q
CI (3) 1 1K
CI (2) 1K 1
CI (1) 1K
解：由电路可知，CP1=CP3=CP，CP2=Q1。
第六章 异步时序逻辑电路
第六章 异步时序逻辑电路
⒉步骤 设计过程与同步时序电路相同，具体如下：
① 形成原始状态图
② 状态化简 ⑤ 画逻辑电路图
③ 状态编码 ④ 确定激励函数 和输出函数
第六章 异步时序逻辑电路
二、举例 例1 用T触发器作为存储元件，设计一个异步模8加1计数 器，电路对输入端x出现的脉冲进行计数，当收到第八个脉冲 时，输出端Z产生一个进位输出脉冲。 解 由题意可知，该电路模型为Mealy型。由于状态数目 和状态转换关系非常清楚，可直接作出二进制状态图和状态表。 ⑴作出状态图和状态表 设电路初始状态为“000”，状态变量用y2、y1、y0表示， 可作出二进制状态图如下。
第六章 异步时序逻辑电路
6.2.2 脉冲异步时序逻辑电路的分析 分析的方法和步骤
（1）看清电路，写出方程
输出方程 次态方程 激励方程 时钟方程（异步时序电路）
（2）列出状态真值表 （3）做出状态表、状态图 （4）功能描述：文字描述或时序图
（5）检查能否自启动 自启动(自校正)能力：指当电源合上后，无论电路 处于何种状态，均能自动进入有效计数循环。否则 称无自启动能力。
cp Q3 Q2 Q1
异步五进制递增计数器，且具有自启动能力。 EWB仿真实验（6-2）
第六章 异步时序逻辑电路
例6.3 分析下图所示脉冲异步时序逻辑电路，指出该电路功 能。
Q3 Q2 Q1
Q
(2) (3)
Q
Q
(2)
Q
Q
(2) (1)
Q
1K CI 1J &
1K CI 1J
1K CI 1J
1
cp
第六章 异步时序逻辑电路
第六章 异步时序逻辑电路
一、 电平异步时序逻辑电路的结构特点 ⒈ 结构框图
图中： x1，…， xn：外部输入信号；
Z1，…，Zm：外部输出信号； Y1，…，Yr：激励状态；
y1，…，yr：二次状态；
Δt1，…，Δtr：反馈回路中 的时间延迟。
第六章 异步时序逻辑电路
⒉ 组成
电平异步时序逻辑电路可由逻辑门加反 馈组成。
第六章 异步时序逻辑电路
⑵确定激励函数和输出函数 假定状态不变时，令相应触发器的时钟端为 0 ，输入端 T 任意；而状态需要改变时，令相应触发器的时钟端为1(有脉冲 出现)，T端为1。 根据状态表，可得到x为1时激励函数和输出函数真值表：
输入脉冲 现 态
x
1 1 1 1 1 1 1 1
y2 y1 y0
第六章 异步时序逻辑电路
例6.1 分析下图所示脉冲异步时序逻辑电路，指出该电 路功能。 解:该电路由两个J-K 触发器和一个与门组成， 有一个输入端x和一个输 & 出端Z，输出是输入和状 态的函数，属于Mealy型 脉冲异步时序电路。 ⑴ 写出方程
Z xy2 y1 J1 K1 1 CP 1 x J 2 K2 1 CP2 y1
0/0
x/Z
0/0
现态 y2 y1 0 0 1 1 0 1 0 1
y2n+1y1n+1/Z x=10 0 1/0 1 0/0 1 1/0 0 0/0
0/0
00
1/1
1/0
01
1/0
11
1/0
10
0/0
第六章 异步时序逻辑电路
（4）功能描述（文字描述、波形图）
x y2 y1 Z
该电路是一个模4加1计数器， 当收到第四个输入脉冲时，电路产生一个进位输出脉冲。
； T1 = 1
； T0 = 1
第六章 异步时序逻辑电路
⑶画出逻辑电路图 根据激励函数和输出函数表达式，可画出实现给定要求的 逻辑电路如下图所示。
第六章 异步时序逻辑电路
例2 设计一个异步三位二进制加法计算器。
解：设Q3Q2Q1
000 001 010 011 100 101 110 111
由计数规律说明电路的组成 Q1：每来一个时钟脉冲状态翻转一次。 J1=K1=1，cp1=cp Q2：当Q1由10时， Q2的状态翻转一次。
（1） 写出方程 J1 K1 1
J 2 Q3 , K 2 1
n J 3 Q 3 Q2 , K3 1 n
n
Q1
n 1
Q1
n
n
n n
CP 1 cp
n CP Q 2 1
Q2 n 1 Q 3 Q 2
Q3
n 1 n Q 3 Q2
（2）状态真值表
Q3
n n n
第六章 异步时序逻辑电路
Q3
Q2
Q1
Q
(2) (3)
Q
Q
(2)
Q
Q
(2) (1)
Q
1K CI 1J
1K CI 1J
1K CI 1J 1
&
cp
EWB仿真实验（6-7）
第六章 异步时序逻辑电路
作业3.15
CP A Q1 Q2
第六章 异步时序逻辑电路
6.2 电 平 异 步 时 序 逻 辑 电 路
（1）Mealy型 （2）Moore型
第六章 异步时序逻辑电路
6.2 （脉冲）异步时序逻辑电路
6.2.1 脉冲异步时序逻辑电路的结构模型