最新数字电路第六章时序逻辑电路练习题CAO
时序逻辑电路练习答案
时序逻辑电路练习参考答案一、填空题1、时钟脉冲控制 同 异 异 时钟脉冲控制 同一时刻2、逻辑电路 输入 输出 功能 分析3、二进制 二进制 二进制 同步 异步 加减 加 减 可逆4、十进制 四 84215、莫尔 米莱6、驱动 输出 次态 异 时钟脉冲7、无效 有效循环体 无效 自启动 8、分频 控制 测量 三 6 2 9、数码 移位 双向 4 8 10、寄存 触发 触发 寄存 触发 11、TTL 左移和右移 保持数据 清除数据 12、回差 整形 变换 单 单 暂稳 稳 单稳 稳 暂稳 稳 13、预置 清零二、判断题对 对 错 错 错 对 错 对 错 对三、选择题BCACB DBACC四、简述题1、答：同步时序逻辑电路的各位触发器是由同一个时钟脉冲控制的；异步时序逻辑电路的各位触发器的时钟脉冲控制端各不相同，状态发生变化的时间通常也不相同。
2、答：移位寄存器除寄存数据外，还能将数据在寄存器内移位，因此钟控的RS 触发器不能用做这类寄存器，因为它具有“空翻”问题，若用于移位寄存器中，很可能造成一个CP 脉冲下多次移位现象。
用作移位寄存器的触发器只能是克服了“空翻”现象的边沿触发器。
3、答：所谓自启动能力：指时序逻辑电路中某计数器中的无效状态码，若在开机时出现，不用人工或其它设备的干预，计数器能够很快自行进入有效循环体，使无效状态码不再出现的能力。
4、答：施密特触发器的显著特征有两个：一是输出电压随输入电压变化的曲线不是单值的，具有回差特性；二是电路状态转换时，输出电压具有陡峭的跳变沿。
利用施密特触发器的上述两个特点，可对电路中的输入电信号进行波形整形、波形变换、幅度鉴别及脉冲展宽等。
五、分析题1、2、解：分析：（1）电路为同步的米莱型时序逻辑电路；（2）各触发器的驱动方程：J 1=D K 1 J 2=Q 1n K 2 J 3=Q 1n K 3各触发器的次态方程：n n D Q =+11 n n Q Q 112=+ n n Q Q 213=+3、解：状态转换关系为：101→010→011→000→100→001→110。
时序电路练习题
时序电路习题一、填空1、寄存器存放数据的方式有____________和___________；取出数据的方式有____________和___________。
2、双拍工作方式的数码寄存器工作时需_____________。
3、按计数器中各触发器翻转时间可分为_________，________。
4、触发器有______个稳定状态，所以也称____________。
5、时序电路主要由________和 ________所构成，是一种具有_______功能的逻辑电路，常见的时序电路类型有___________和__________6、计数器的功能是_______________________,按计数时个触发器状态转换与计数脉冲是否同步，可分为__________和________。
_________计数器是各种计数器的基础。
7、4个触发器构成的8421BCD 码计数器，共有_______个无效状态，即跳过二进制数码_______到_______6个状态。
8、具有3个触发器的二进制计数器，他又_______种计数状态；具有4个触发器的二进制计数器，它有_____种计数状态。
9、JK 触发器是________（为1有效边沿有效）。
10. 1n n n Q JQ KQ +=+是_______触发器的特性方程。
11、1n n Q S RQ +=+是________触发器的特性方程，其约束条件为__________。
12、1n n n Q TQ TQ +=+是_____触发器的特征方程。
13、我们可以用JK 触发器转换成其他逻辑功能触发器，令__________________，即转换成T 触发器；令_______________，即转换为'T触发器；令________________，即转换成D触发器。
二、选择1、存储8位二进制信息要（）个触发器。
2、对于T触发器，若原态Qn=0，欲使新态Qn+1=1，应使输入T=（）。
第6章 时序逻辑电路-习题答案
第六章 时序逻辑电路6-1 分析题图6-1所示的同步时序电路，画出状态图。
题图6-1解： 11221211n n n n J K Q T Q Z Q Q ====，，，，11111111212n n n n nn n nQ J Q K Q Q Q Q Q Q +=+=+=+122212n n n n Q T Q Q Q +=⊕=⊕，状态表入答案表6-1所示，状态图如图答案图6-1所示。
答案表6-1答案图6-16-2 分析题图6-2所示的同步时序电路，画出状态图。
题图6-2 解：按照题意，写出各触发器的状态方程入下：11J K A ==，21n J Q =，21K =，1212n n nQ Q Q +=，111n n Q A Q +=⊕状态表入答案表6-2所示，状态图如图答案图6-2所示。
答案表6-2答案图6-2Q 2n Q 1n Q 2n+1 Q 1n+1 Z0 0 0 1 1 0 1 1 0 1 1 1 1 1 0 0 0 0 0 1A Q 2n Q 1n Q 2n+1 Q 1n+1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1 0 1 1 0 0 1 0 0CLK D 1D 2D 3Q 3Q 2Q 1Q 2Q 3Q 1Q 1Q 2Q 3&6-3分析题图6-3所示的同步时序电路，画出状态图。
题图6-3解：按照题意，写出各触发器的状态方程入下：1112213232131n n n nn J K T J K Q Q T J Q Q K Q ========1，，， 133********n n n n n n n nQ J Q K Q Q Q Q Q Q +=+=+ 1222132n n n n nQ T Q Q Q Q +=⊕=⊕ 1111111n n n n Q T Q Q Q +=⊕=⊕=答案表6-3答案图6-36-4 在题图6-4所示的电路中，已知寄存器的初始状态Q 1Q 2Q 3=111。
数字逻辑设计第6章 时序逻辑电路习题与解答
将方程代入 D 触发器的状态方程 Q*＝D，得状态方程：
Q0*= Q0’，CLK 下降沿触发 Q1*=Q1’，Q0 上升沿触发 Q2*=Q2’， Q1 上升沿触发 根据状态方程可以画出 Q0、Q1、Q2 的波形图如下图所示，由图可见，该电路为 3 位异步二进制减法器。
6-14 用 74HCl61 构成的电路如图 6-77 所示，试分析其逻辑功能。
图 6-77 题 6-14 解：
由图可见，两个十六进制计数器 74HC161 形成级联方式，其中，161(1)的装
入值为 1100，进位输出 CO 接 161(2)的使能端 P 和 T，所以 161(1)为低 4 位，161(2) 为高 4 位，低 4 位计数达到 1111 时，进位输出 CO 有效，使下一时钟 CLK 上升沿 到达时，161(2)开始计数，而 161(2)计数达到 1111 时，其 CO 经反向形成装入 信号，高 4 位的装入值为 0011，所以在反复计数时，161(2)的计范围是从 0011 至 1111，而低 4 位的计数范围是从 1100 至 1111，整个 8 位从 00111100 到 11111111，其计数范围是从 60 到 255，共 196 个状态，所以该电路两片之间是 196 进制计数器。 6-15 试用 74HCl61 构成十一进制计数器。 题 6-15 解：
Q0*= Q0’ Q1*= Q0’Q1’+ Q0Q1 Q2*= Q0’Q1’Q2’+(Q0’Q1’)’Q2 根据状态方程可列出状态转换表如下：
C=1
C=0
Q2 Q1 Q0 000
Q2*Q1*Q0* 001
数电-时序逻辑电路练习题(修改) (2)
第
22
页
数字电子技术 8、计数器工作时，对
第 5 章 时序逻辑电路 出现的个数进行计数。
填空题
参考答案
分析提示
时钟脉冲CP
计数器，在时钟脉冲CP作用下进行状态转换，并用不同的 状态反应时钟脉冲CP出现的个数。
第
23
页
数字电子技术
第 5 章 时序逻辑电路
填空题
9、构成一个2n 进制计数器，共需要
个触发器。
第 3 页
数字电子技术
第 5 章 时序逻辑电路
单项选择题
3、图示各逻辑电路中，为一位二进制计数器的是
Q Q
Q Q
(
)。
C1 1D
A
Q
CP
√
Q
C1 1D
B
CP
×
_
Q
_
Q 1J
C
C1 1J 1K CP
×
D
C1 1K 1 CP
×
分析提示
一位二进制计数器的状态方程为
Q n 1 Q
n
每作用1个时钟CP 信号，状态变化1次。 按各电路的连接方式，求出驱动方程 并代入特性方程 。
第 21 页
数字电子技术
第 5 章 时序逻辑电路
填空题
7、根据计数过程中，数字增、减规律的不同，计数器可分为
计数器、 计数器和可逆计数器三种类型。
参考答案 分析提示
加法
减法
加法计数器：在时钟脉冲CP作用下，计数器递增规律计数。 减法计数器：在时钟脉冲CP作用下，计数器递减规律计数。 可逆计数器：在时钟脉冲CP作用下，计数器可递减规律计数、 可递减规律计数。
第 19 页
数字电子技术
时序逻辑电路练习题
、填空题I. 基本RS触发器，当R、S都接高电平时，该触发器具有_______功能。
2 . D触发器的特性方程为____; J-K触发器的特性方程为______。
3. T触发器的特性方程为__________ 。
4•仅具有“置0” “置1”功能的触发器叫。
5. ______________________________________________________________ 时钟有效边沿到来时，输出状态和输入信号相同的触发器叫________________________ 。
6. 若D触发器的D端连在C端上，经100个脉冲作用后，其次态为0,则现态应为____ 。
7. ______________________________________________ JK触发器J与K相接作为一个输入时相当于____________________________________ 触发器。
8. 触发器有 _个稳定状态，它可以记录 _位二进制码，存储8位二进制信息需要_个触发器。
9. _____________________________________________________ 时序电路的次态输出不仅与即时输入有关，而且还与_____________________________ 有关。
10. 时序逻辑电路一般由_______ 和________ 两部分组成的。
II. 计数器按内部各触发器的动作步调，可分为___________ 计数器和计数器。
12. ____________________________________ 按进位体制的不同，计数器可分为计数器和 _计数器两类；按计数过程中数字增减趋势的不同，计数器可分为 _计数器、_计数器和 _计数器。
13•要构成五进制计数器，至少需要级触发器。
14. 设集成十进制（默认为8421码）加法计数器的初态为QQQQ= 1001，则经过5个CP脉冲以后计数器的状态为_____ 。
时序逻辑电路练习试题
4．有一T 触发器，在T =1时，加上时钟脉冲，则触发器 。
A ．保持原态 B ．置0 C ．置1 D ．翻转 5．假设JK 触发器的现态Q n =0，要求Q n +1=0，则应使 。
A ．J=×，K =0 B ．J=0，K=× C ．J=1，K=× D ．J=K=16．电路如图T4.6所示。
实现A Q Q n n +=+1的电路是 。
A ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
A ．B ．C ．D ．图T4.79．将D 触发器改造成T 触发器，如图T4.9所示电路中的虚线框内应是 。
图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 13．用n 只触发器组成计数器，其最大计数模为 。
A ．n B ．2n C ．n 2 D ．2 n14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数器的状态为 ：A AA ACPCPCPTQA ．01011B ．01100C ．01010D ．0011115．图T4.15所示为某计数器的时序图，由此可判定该计数器为 。
A ．十进制计数器 B ．九进制计数器 C ．四进制计数器 D ．八进制计数器图T4.1516．电路如图T4.16所示，假设电路中各触发器的当前状态Q 2 Q 1 Q 0为100，请问在时钟作用下，触发器下一状态Q 2 Q 1 Q 0为 。
图T4.16A ．101B ． 100C ． 011D ． 00017．电路图T4.17所示。
设电路中各触发器当前状态Q 2 Q 1 Q 0为110，请问时钟CP 作用下，触发器下一状态为 。
图T4.17A ． 101B ．010C ．110D ．11118．电路如图T4.18所示， 74LS191具有异步置数的逻辑功能的加减计数器，其功CPQ 0Q 1Q 2Q 32能表如表T4.18所示。
第6章_时序逻辑电路课后答案精选.
【解动J 方输出Y Q将驱动方程状态方程为—n—QQQ ；Q—n—Q Q图A6.3第六章时序逻辑电路【题6.3】 分析图P6.3时序电路的逻辑功能，写出电路的驱动方程、状态方程 和输出方程，画出电路的状态转换图，说明电路能否自启动。
图 P6.3电路能自启动。
状态转换图如图A6.3【题6.5】 分析图P6.5时序电路的逻辑功能，写出电路的驱动方程、 状态方程和输出方程，画出电路的状态转换图。
A为输入逻辑变量。
图P6.5【解】D i AQ2驱动方程：一一D? AQ1Q2 A(Q i Q2)输出方程：Y AQ2Q1将驱动方程带入JK触发器的特性方程后得到状态方程为n+1Q i n 1AQ2Q；+1A(Q i Q2)电路的状态转换图如图A6.5图A6.5【题6.6】分析图P6.6时序电路的逻辑功能，画出电路的状态转换图，检查电路能否自启动，说明电路能否自启动。
说明电路实现的功能。
A为输入变量。
【解】驱动方程J i K i 1J2K2A Q11 1图A6.6输出方程：Y AQ1Q2 AQ1Q2将驱动方程带入JK触发器的特性方程后得到状态方程为Q n+1Q1Q211 A Q1 Q2电路状态转换图如图A6.6。
A = 0时作二进制加法计数， A = 1时作二进制减法计数。
【题6.7】分析图P6.7时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，说明电路能否自启动。
J3 Q0Q1Q2； K3 Q o输出方程：Y Q o QQ z Q s将驱动方程带入JK触发器的特性方程后得到状态方程为Q o Q oQ i Q0Q1 (Q2 Q3) Q0Q1Q；Q0Q2Q3 (Q o Q1 )Q2Q3 Q0Q Q2Q3 Q0Q3设初态Q1Q3Q2Q1 Q o=OOOO，由状态方程可得：Y图P6.7J o K o 1J2 Q oQ; K2 Q0Q1 【解】驱动方程状态转换表初态次态输出*** * * *Q Q Q Q Q Q Q Q Y 0 0 0 010 0 11 0 0 0 10 0 0 00 0 0 100 0 0 10 0 0 110 0 100 0 10 00 0 110 0 10 10 10 00 0 1100 10 10 0 1110 1100 10 0 00 1110 10 0 110 0 00 10 100 10 10 10 1110 100 110 00 0 110 110 1110 00 11100 10 10 111111100Q 3Q 2QIC 0 丫. “0111」0!0“ 10110 图A6.774LS194状态转换图如图 A6.7。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
第六章时序逻辑电路复习练习题
一、填空题：
1.构造一个模6计数器需要个状态，个触发器。
构成一个1位十进制同步加法计数器至少需要（）个JK触发器，一个1位5进制同步加法计数器至少需要（）个JK触发器。
2.若要构成七进制计数器，最少用_________个触发器，它有______个无效状态。
3.构成一异步n2进制加法计数器需要 n 个触发器，一般将每个触发器接成计数或T’型触发器。
计数脉冲输入端相连，高位触发器的 CP 端与邻低位Q端相连。
4. 一个4位移位寄存器，经过 4 个时钟脉冲CP后，4位串行输入数码全部存入寄存器；再经过 4 个时钟脉冲CP后可串行输出4位数码。
5. 要组成模15计数器，至少需要采用 4 个触发器。
6.按计数器中各触发器翻转时间可分为_同步计数器_，异步计数器_。
7. 74LS161是_a_（a.同步b.异步）二进制计数器。
它具有_清除_，_置数__，_保持_和计数等四种功能。
8. 74LS290是__b__（a.同步b.异步）非二进制计数器。
9.在计数过程中，利用反馈提供置数信号，使计数器将指定数置入，并由此状态继续计数，可构成N进制计数器，该方法有_同步_置数和_异步置数两种。
10.将模为M和N的两片计数器a_（a.串接b.并接），可扩展成__M*N__进制的计数器。
二、选择题：
1、一个计数器的状态变化为：000 001 010 011 100 000，则该计数器是（ 2 ）进制（3 ）法计数器。
（1）4 （2）5 （3）加（4）减
2、用n个触发器构成计数器，可得到的最大计数长度为（ A ）
A. 2n
B.2n
C.2n
D.n
3、一块7490十进制计数器中,它含有的触发器个数是( A )
A. 4
B. 2
C. 1
D. 6
4.一位8421BCD码计数器至少需要（B）个触发器。
A.3
B.4
C.5
D.10
5、利用中规模集成计数器构成任意进制计数器的方法有( ABC )
A.复位法
B.预置数法
C.级联复位法
三．判断题
（1）异步时序电路的各级触发器类型不同。
（×）（2）把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（×）（3）具有 N 个独立的状态，计满 N 个计数脉冲后，状态能进入循环的时序电路，称之模N计数器。
（√）
（4）计数器的模是指构成计数器的触发器的个数。
（×）1、二进制加法计数器从0计数到十进制24时，需要5个触发器构成，有7个
无效状态。
（ √ ）
2、构成一个7进制计数器需要三个触发器。
（ √ ）
3、当时序电路存在无效循环时该电路不能自启动。
（ √ ）
4、构成一个7进制计数器需要三个触发器。
（ √ ）
5、当时序电路存在无效循环时该电路不能自启动。
（ √ ）
6、同步时序电路具有统一的时钟CP 控制。
（ √ ）
7、有8个触发器数目的二进制计数器，它具有256个计数状态。
（ √ ）
8、.N 进制计数器可以实现N 分频；（√ ）
9、寄存器是组合逻辑器件。
（ × ）
10、寄存器要存放n 位二进制数码时，需要n 2个触发器。
（ × ） 11、3位二进制计数器可以构成模值为123+的计数器。
（ × ）
12、十进制计数器最高位输出的周期是输入CP 脉冲周期的10倍。
（ √ ）
13、寄存器是组合逻辑器件。
（ × ）
14、寄存器要存放n 位二进制数码时，需要n
2个触发器。
（ × ）
15、3位二进制计数器可以构成模值为123+的计数器。
（ × ） 16、十进制计数器最高位输出的周期是输入CP 脉冲周期的10倍。
（ √ ）
4、采用进位输出置最小数法，将集成计数器74LS161构成9进制计数器，画出接线图(见下左图)。
5.分析如图所示计数器电路，说明为几进制计数器。