西北工业大学数字集成电路实验五、时序逻辑
数字电路与逻辑设计基础实验 MSI时序逻辑器件应用
cp A2B2C2D2E2F2G2数字电路与逻辑设计基础实验实 验 五：MSI 时序逻辑器件应用（一）实验目的1、掌握MSI 时序器件74LS160、74LS194的逻辑功能和使用方法2、掌掌握MSI 时序逻辑电路的分析方法（二）预习要求复习时序逻辑电路的分析和设计、常用集成时序逻辑器件及应用的相关知识（三）实验器材（1）直流稳压电源、数字逻辑电路实验箱、万用表、示波器（2）74LS00、74LS48、74LS160、74LS194（四）实验内容和步骤2、同步十进制计数器与74LS161类似，MSI 同步十进制计数器74LS160可以实现74LS161几乎所有的逻辑功能。
两者之间不同的仅在于：74LS161是二进制计数，而74LS160是十进制（BCD 码）计数。
其他诸如预置数、异步清零、计数保持等功能完全相同。
关于74LS161详细的逻辑功能请参与相关资料。
用74LS160和74LS48芯片建立如图所示的实验电路（74LS160引脚编号旁边标注的是对应引脚的逻辑名称之别名）。
计数器的时钟脉冲输入端CP 接单脉冲，进位输出端O c 、计数输出端Q 、D Q 、C Q B 、Q A 各接一个LED ，并且最好按照从左到右的顺序排列。
让74LS160从0000 A B C D Q Q Q Q (十进制数“0”)开始工作，按动单脉冲按钮逐个送入计数脉冲。
每送入一个脉冲就记下相应的时钟脉冲计数以及输出端A B C D C Q Q Q Q O 、、、、的状态变化和数码管显示出的数字。
送入第十个脉冲时，状态转移图：波形图：CPQ DQC Q BQ A。
西北工业大学课件 时序电路(5)序列信号发生器
Z 2 (Q2 , Q1 , Q0 ) = ∑ m(1,3, 4)
Q3 Q2 Q1 Q0 Z1 Z2 0 0 0 0 1 0 0 0 0 1 1 1 0 0 1 0 0 0 0 0 1 1 1 1 0 1 0 0 0 1 0 1 0 1 1 0 Z1循环输出 110101 的序列信号 Z2循环输出 010110 的序列信号
74LS151
1
分析工作特点：
194右移，151地址为Q2Q1Q0，其输出反 馈送DSR，输出由Q3给出。
注意 A2A1A0顺序 DSR Q0 Q1 Q2 Q3
1
Z DSR Q0 Q1 Q2 Q0 D1 D2 D3
CP
1
1 0 1 1 1 0 1 0 0 0 1
DR
Q0
Q1
Q2
110 111
100 011
能 自 启 动
2.中规模实现：
CP
1 1
CP
0 1 Y 2 MUX 3 EN
1 1
≥1
A0 A1
1
移存型序列信号发生器只能产生一组序列信号，如 果要同时产生多组序列信号，可以采用计数型序列信号 发生器。 计数型序列信号发生器是在计数器的基础上加适当 的反馈网络构成。要实现序列长度为M的序列信号发生 器，其设计步骤为： ★ ★ 先设计一个计数模置为M的计数器。 再令计数器每一个状态输出符合序列信号要求。
在移位寄存器的基础上加反馈网络形成移存型序列信 号发生器。先设计移位寄存器，再设计反馈网络。 例：设计产生序列信号11000的发生器电路。 解：首先判断序列长度M,若n位移位寄存器最多可产生长 度M=2n的序列,依此确定移位寄存器位数. 状态划分： CP Q2Q1Q0 DR 1100011000 0 0 1 1 0 1 1 0 0 0 2 1 0 0 0 3 0 0 1 1 4 0 1 1 0
数字集成电路(时序逻辑电路)
目录
• 引言 • 时序逻辑电路的基本概念 • 数字集成电路的组成 • 时序逻辑电路的分析方法
目录
• 引言 • 时序逻辑电路的基本概念 • 数字集成电路的组成 • 时序逻辑电路的分析方法
目录
• 时序逻辑电路的设计方法 • 时序逻辑电路的应用 • 时序逻辑电路的发展趋势和挑战
逻辑门
01
逻辑门是数字集成电路的基本组成单元，用于实现逻辑运算（如AND、 OR、NOT等）。
02
常见的逻辑门有TTL（Transistor-Transistor Logic）和CMOS （Complementary Metal-Oxide Semiconductor）等类型。
03
逻辑门通常由晶体管组成，通过不同的组合和连接方式实现各种逻辑 功能。
目录
• 时序逻辑电路的设计方法 • 时序逻辑电路的应用 • 时序逻辑电路的发展趋势和挑战
01
引言
01
引言
主题简介
数字集成电路
数字集成电路是利用半导体技术将逻 辑门、触发器等数字逻辑单元集成在 一块衬底上，实现数字信号处理功能 的集成电路。
时序逻辑电路
时序逻辑电路是一种具有记忆功能的 电路，其输出不仅取决于当前的输入 ，还与电路的先前状态有关。常见的 时序逻辑电路有寄存器、计数器等。
时序图
通过图形方式表示时序逻辑电路的输入和输出随时间变化的规律，能够直观地展 示电路的工作过程。
逻辑方程和时序图
逻辑方程
描述时序逻辑电路输入和输出关系的数学表达式，通常由触发器的状态方程和输 出方程组成。
时序图
通过图形方式表示时序逻辑电路的输入和输出随时间变化的规律，能够直观地展 示电路的工作过程。
西工大硬件描述语言实验报告-实验五
组合逻辑如果不考虑门的延时的话当然可以理解为瞬时执行的，因此没有并行和顺序之分，并行和顺序是针对时序逻辑来说的。值得注意的是所有的时序块都是并行执行的。initial块只在信号进入模块后执行1次而always块是由敏感事件作为中断来触发执行的。
2、写出测试模块，对模块的功能进行测试；
3、对模块进行RTL级仿真、综合后门级仿真，布局布线仿真。
【实验步骤】
1、仔细阅读课本，建立工程文件，编写模块源码和测试模块,要求测试模块能对源文件进行比较全面的测试；
2、编译源码和测试模块，用测试模块对源文件进行测试，并综合仿真；
3、观察综合后生成的两个电路结构图并观察仿真波形图，分析assign与always两种组合电路实现方法的区别和注意点；
4、综合时采用不同的FPGA器件，如Altera公司的Cyclone II系列和Stratix III系列，观察综合后的结果有什么不同。
四、实验结果与数据处理
图1
图2
五、分析与讨论
本次试验使用Modelsim仿真出的图像如图1所示，使用Synplify运行出的电路图如图2所示。
用assign语句和always语句进行组合逻辑设计时，被assign赋值的信号定义为wire型，被always结构块下的信号定义为reg型，值得注意的是，这里的reg并不是一个真正的触发器，只有敏感列表为上升沿触发的写法才会综合为触发器，在仿真时才具有触发器的特性。
西北工业大学
《硬件描述语言》实验报告
实验八
学院：
计算机学院
学 号：
《数字电子技术基础》课程教学大纲
《数字电子技术基础》课程教学大纲一、课程基本信息1. 课程代码：课程名称：数字电子技术基础2. 学时/学分：72/4.53. 先修课程：大学物理/物理实验、电路分析基础、模拟电子技术基础4. 面向对象：测控技术与仪器、自动化5. 开课系：机电工程系6. 教材、教学参考书：【1】余孟尝主编《数字电子技术基础简明教程》（第3版）高等教育出版社；【2】候建军主编《数字电子技术基础》（第2版）高等教育出版社；【3】候建军主编《电子技术基础重点、难点、试题》高等教育出版社；【4】杜清珍主编《电工电子实验技术》西北工业大学出版社。
二、课程性质和任务数字电子技术基础课程是测控技术与仪器、自动化等电子信息类专业本科生在电子技术方面入门性质的技术基础课，具有自身的体系和很强的实践性。
本课程的任务是：通过对常用电子器件、数字电路及其系统的分析和设计的学习，使学生获得数字电子技术方面的基本知识、基本理论和基本技能，为深入学习测控技术及其在专业中的应用打下基础。
三、教学内容和基本要求本课程包括：逻辑代数的基础知识、门电路、组合逻辑电路、触发器、时序逻辑电路、脉冲产生与整形电路、A/D与D/A转换电路。
第一章逻辑代数基础1）掌握二进制、十六进制数及其与十进制数的相互转换。
2）掌握8421编码，了解其他常用编码。
3）掌握逻辑代数中的基本定律和定理。
4）掌握逻辑关系的描述方法及其相互转换。
5）掌握逻辑函数的化简方法。
第二章门电路1）了解半导体二极管、晶体管和MOS管的开关特性。
2）了解TTL、CMOS门电路的组成和工作原理。
3）掌握典型TTL、CMOS门电路的逻辑功能、特性、主要参数和使用方法。
4）了解ECL等其它逻辑门电路的特点。
第三章组合逻辑电路1）掌握组合电路的特点、分析方法和设计方法。
2）掌握编码器、译码器、加法器、数据选择器和数值比较器等常用组合电路的逻辑功能及使用方法。
3）了解组合电路的竞争冒险现象及其消除方法。
西工大数电实验报告一
数字电子技术基础实验报告姓名： 班级： 学号：实验日期：年月日实验一：TTL 集成逻辑门的参数测试一、实验目的（1） 把握TTL 与非门各参数的物理意义及测试方式。
（2） 把握TTL 器件的利用规那么。
（3） 把握TTL 与非门的逻辑功能。
二、实验原理本实验将对TTL 集成逻辑与非门74LS00的逻辑功能及要紧的参数进行测试。
74LS00是2输入4与非门，图1（a ），（b ）为其逻辑符号及引脚排列图。
(a)(b)图1 74LS00逻辑符号及引脚排列图 （a ）74LS00逻辑符号；（b ）74LS00引脚排列74LS00与非门的逻辑功能当输入端有一个或一个以上是低电平常，输入端为高电平；只有当输入端全数为高电平常，输出端才是低电平。
其逻辑表达式为Y AB三、所需元件电源，示波器，面包板，与非门74LS00，导线 四、内容1.TTL 信号的产生利用面包板上的555按时器来产生方波信号并进行测试 2.测试与非门功能如下图在实验箱上连接电路，输入端与逻辑开关相连，输出端与指示灯相连。
将测试结果填入表1中，并写出与非门的逻辑表达式。
表1图2 74LS00逻辑功能测试电路五、门的逻辑变换（1） 与门：F AB =逻辑变换：1F AB AB AB ===• 电路如图3所示：开关开关图3（2） 或门：F A B =+逻辑变换：11F A B A B AB A B =+=+==•• 电路如图4所示：图4（3） 异或门：F A B =⊕逻辑变换：F A B AB AB ABB AAB ABBAAB =⊕=+=+= 电路如图3所示：图5六、测试结果1. 所得方波波形如图：2.填表1：逻辑表达式：Y AB3. 示波器的通道1接A ，通道2接Y ，B 别离接“1”（高电平）和“0”（低电平）（1） 与门B=1 B=0输入输出 A B Y 0 0 1 0 1 1 1 0 1 11（2）或门B=1B=0（3）异或门B=1 B=0七、结论用与非门能够实现与、或和异或门的逻辑链接八、体会、试探题这种集成与非门的逻辑器件，体积较小，而且能够同时实现多种逻辑电路的链接，专门大程度上简化了电路。
西工大数电实验报告——TTL集成门电路逻辑变换
TTL集成门电路逻辑变换班级：03051001班学号：姓名：同组成员：一、实验目的1.加深了解TTL逻辑门电路的参数意义。
2.掌握TTL逻辑门电路的主要参数及测量方法。
3.认识各种门电路及掌握空闲端处理方法。
4.掌握各种TTL门电路的逻辑功能。
5.掌握验证逻辑门电路的方法。
6.掌握空闲输入端的处理方法。
二、实验设备数字电路试验箱、数字双踪示波器、函数信号发生器、数字万用表、74LS00、电位器、电阻三、实验原理门电路是数字逻辑电路的基本组成单元，它最早是由分立元件构成，体积大，性能差，随着现代半导体工艺的快速发展和电路设计概念的不断改进，使所有分立元件连同分布线都集成在一小块硅芯片上，形成集成逻辑门。
集成逻辑门是最基本的数字集成元件，在数字电路中被大量使用，因此它的特性参数选择得适当与否在很大程度上影响整个电路工作的可靠性，所以理解和掌握集成逻辑门的参数特性对数字电路设计至关重要。
目前使用最普遍的双极型数字集成电路是TTL逻辑门电路，它们通常都采用双列直插式封装在集成芯片内。
双列直插式集成电路的右下方引脚通常是地线GND，左上方引脚一般是电源线VCC，其它引脚的用途如图中门电路的符号所示，每个集成电路都有自己的代号，与代号对应的名称形象地说明了集成电路的用途。
本实验中选用TTL74LS00二输入端四与非门实现与逻辑、或逻辑、异或逻辑，以掌握电路的主要参数的意义和测试方法。
74LS00引脚图门电路是数字逻辑电路的基本组成单元，门电路按逻辑功能可分为：与门、或门、非门及与非门、或非门、异或门等。
按电路结构组成的不同，可分为分立元件电路、CMOS集成门电路、TTL集成门电路等。
集成门电路通常封装在集成芯片内，一般有双列直插和表面贴装两种封装形式。
试验中常用的封装形式为双列直插式。
每个集成电路都有自己的代号，与代号对应的名称形象地说明了集成电路的用途。
如：74LS00是二输入端四与非门，她说明这个集成电路中包含了四个二输入端的与非门。
时序逻辑实验报告
一、实验目的1. 理解时序逻辑电路的基本概念和工作原理。
2. 掌握时序逻辑电路的设计方法和测试方法。
3. 熟悉常用中规模集成计数器和寄存器的逻辑功能和使用方法。
二、实验原理时序逻辑电路是指其输出不仅取决于当前输入信号，还取决于电路的过去状态。
本实验主要涉及计数器和寄存器两种时序逻辑电路。
计数器：计数器是一种能够对输入脉冲进行计数的时序逻辑电路。
常见的计数器有二进制计数器、十进制计数器和可编程计数器等。
寄存器：寄存器是一种用于存储二进制信息的时序逻辑电路。
常见的寄存器有D型寄存器、移位寄存器和计数寄存器等。
三、实验设备1. 数字电子技术实验箱2. 示波器3. 信号源4. 集成芯片：74LS163、74LS00、74LS20等四、实验内容1. 计数器设计（1）设计一个4位二进制加法计数器，实现0-15的循环计数。
（2）设计一个10进制计数器，实现0-9的循环计数。
2. 寄存器设计（1）设计一个D型寄存器，实现数据的存储和读取。
（2）设计一个移位寄存器，实现数据的右移和左移。
3. 时序逻辑电路测试（1）测试计数器的计数功能。
（2）测试寄存器的存储和读取功能。
五、实验步骤1. 计数器设计（1）根据计数器的功能要求，设计电路图。
（2）根据电路图，选择合适的集成芯片。
（3）搭建实验电路。
（4）测试计数器的计数功能。
2. 寄存器设计（1）根据寄存器的功能要求，设计电路图。
（2）根据电路图，选择合适的集成芯片。
（3）搭建实验电路。
（4）测试寄存器的存储和读取功能。
3. 时序逻辑电路测试（1）测试计数器的计数功能。
（2）测试寄存器的存储和读取功能。
六、实验结果与分析1. 计数器设计（1）4位二进制加法计数器能够实现0-15的循环计数。
（2）10进制计数器能够实现0-9的循环计数。
2. 寄存器设计（1）D型寄存器能够实现数据的存储和读取。
（2）移位寄存器能够实现数据的右移和左移。
3. 时序逻辑电路测试（1）计数器的计数功能正常。
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.SUBCKT INV2 IN OUT Wn=0.25u Wp=0.5u
Mn out in 0 0 NMOS W=Wn L=0.25U
Mp out in vdd vdd PMOS W=Wp L=0.25U
.ENDS INV2
*----------------------------------------------------
答：
故：
b)假定输入到B的时钟相对于输入到A的时钟有偏斜的情况存在，那么在下列情况下求输入最高时钟频率。
ⅠTskew = 50ps
ⅡTskew = -50ps
答：
Ⅰ:
Ⅱ:
附录
.TITLE EXPERIMENT 5
*---------------------------------------------------
.unprotect
*-------------------------------------------------
*netlist
.global vdd
.SUBCKT INV1 IN OUT Wn=0.25u Wp=0.5u
Mn out in 0 0 NMOS W=Wn L=0.5U
Mp out in vdd vdd PMOS W=Wp L=0.5U
*-------------------------------------------
XINV1 CLK 5 INV1 WN=0.25u WP=0.5u
XINV2 5 6 INV1 WN=0.25u WP=0.5u
XINV3 6 CLKD INV1 WN=0.25u WP=0.5u
XINV4 Q1 Q0 INV2 WN=0.25u WP=0.5u
* SIM OPTIONS
*---------------------------------------------------
.options post acct probe
.options tnom=25
.options ITL5=0
.OPTIONS ingold=2 limpts=30000 method=gear
.OPTIONS lvltim=2 imax=20 gmindc=1.0e-12
*---------------------------------------------------
.protect
.lib 'C:\Eric\Digital Integrated Circuit\experiment 5\cmos25_level49.lib' TT
M1 X CLK VDD VDD PMOS W=0.5u L=0.25u
M2 X D VDD VDD PMOS W=0.5u L=0.25u
M3 X CLKD VDD VDD PMOS W=0.5u L=0.25u
M4 Q1 X VDD VDD PMOS W=1u L=0.25u
M5 X CLK 1 GND NMOS W=0.25u L=0.25u
数字集成电路
实验报告
西北工业大学2014年5月27日星期二
实验五、时序逻辑
一、下图是一种用于AMD-K6处理器的脉冲寄存器。
VDD=2.5V，反相器的延迟TPinv=40Ps，回答下面的问题：
1、画出节点CLK，CLKd，X和Q两个时钟周期内的波形，其中输入D在一个周期中为0，在察这个寄存器的建立时间和保持时间。
答：这个寄存器对数据建立时间没有要求,可以达到0,而保持时间为 。
3、对该电路进行仿真，所有管子的初始尺寸可以设定为：
NMOS：W/L=0.5um/0.5um
PMOS：W/L=1.8um/0.5 um
通过观察关键点的波形，更改某些管子的尺寸，使电路能够正常工作。贴出正常工作时两个时钟周期的波形。其中D在一个周期为0，一个周期为1。
XINV5 Q0 Q1 INV2 WN=0.25u WP=0.5u
*-------------------------------------------------
* Power supply
.ic V(Q1)=0 V(X)=2.5 V(CLKD)=0
VDD VDD 0 2.5
VGND GND 0 0
*-------------------------------------------------
*INPUT
Vclk CLK 0 pwl(0 0 0.6n 0 0.61n 2.5 1.2n 2.5 1.21n 0 R )
VinD D 0 pwl(0 2.5 1800p 2.5 1811p 0 )
施加激励可参考：
Vclk CLK 0 pwl(0 0 0.3n 0 0.4n 2.5 0.7n 2.5 0.8n 0 R )
VinD D 0 pwl(0 0 800p 0 900p 2.5)
注意，在SP文件中加入初始状态描述
.icV(Q)=0 V(x)=2.5 V(CLKD)=0
.tran0.001n2nUIC
M6 1 D 2 GND NMOS W=0.25u L=0.25u
M7 2 CLKD GND GND NMOS W=0.25u L=0.25u
M8 Q1 CLK 3 GND NMOS W=0.5u L=0.25u
M9 3 X 4 GND NMOS W=0.5u L=0.25u
M10 4 CLKD GND GND NMOS W=0.5u L=0.25u
仿真代码见附录，仿真波形如下
从上到下依次表示CLK, CLKD, D, X, Q1
二、观察下面时序模块与组合逻辑模块共同构成组合路径(时钟占空比为50%)
a)A、B寄存器的建立时间Tsetup=100ps，保持时间Thold=0，与时钟相关的传输延迟Tcq=50ps，Tlogic=250ps，求输入时钟的最高频率（时钟偏斜时间Tskew=0）。
.tran 0.001n 2.5n UIC
.probe V(Q1) V(D) V(X) V(CLK) V(CLKD)
.END