2选1多路选择器
EDA：实验六2选1和4选1多路选择实验
实验六 2选1和4选1多路选择实验班级：通信1121 姓名：王密学号：1121302230一、实验目的：1、了解2选1和4选1的工作原理和实现的方法。
2、实现两个多路选择器,一个2选1,一个4选1。
3、学会用于VHDL语言进行程序设计。
二、实验原理：2选1当选择输入S为L时，Y输出A, 当S为H时，Y输出B。
当选择输入AB为LL时，Y输出D0, 当AB为LH时，Y输出D1, 当AB为HL时，Y输出D2,当AB为HH时，Y输出D3。
说明:sw1选择是控制4选1,还是2选1，sw1=1,为4选1，sw1=0,为2选1。
sw3,sw2为4选1的地址，sw4为2选1的地址。
三、实验连线：1、将EP2C5适配板左下角的JTAG用十芯排线和万用下载区左下角的SOPC JTAG口连接起来，万用下载区右下角的电源开关拨到 SOPC下载的一边。
2、请将JPLED1短路帽右插，JPLED的短路帽全部上插。
3、将实验板左端的JP103全部用短路帽接上（共八个）。
四、实验内容与步骤：（程序：EP2C5\muxsel\muxsel.sof）1、打开Quartus II 6.0软件，点击“File→OpenP roject”出现如下的对话框(图9.1)，选中muxsel,点打开即可；图9.12、点击“Tools-Programmer”后出现如下的对话窗口，3、在点”Edit→Add File………”出现如下对话框(图9.2)，在图9.3对话框中，选中EP2C5/muxsel/muxsel.sof项目后点击打开回到Programmer对话框, 在下载对话窗口中“选中Program/ Configure”,点击“Start”即进行下载。
图9.2图9.3现将muxsel.vhd原程序作如下说明：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_SIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY liu123 ISPORT (SW1:IN BOOLEAN;SW2:IN STD_LOGIC;SW3:IN STD_LOGIC;SW4:IN BOOLEAN;LED:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END liu123;ARCHITECTURE ADO OF liu123 ISSIGNAL RST_MUXSEL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL RST_MUXSEL2: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(SW1,SW2,SW3)beginIF (SW2='0' AND SW3 ='0') THEN RST_MUXSEL<="10101010";ELSIF (SW2='0' AND SW3='1' )THEN RST_MUXSEL<="01010101";ELSIF (SW2='1' AND SW3='0')THEN RST_MUXSEL<="10001000";ELSIF (SW2='1' AND SW3='1') THEN RST_MUXSEL<="01110111";ELSE RST_MUXSEL<="XXXXXXXX";END IF;E ND PROCESS;PROCESS (SW4)BEGINIF SW4 THENRST_MUXSEL2<="10100101";ELSERST_MUXSEL2<="01011010";END IF;END PROCESS;PROCESS(SW1,RST_MUXSEL,RST_MUXSEL2)BEGINcase sw1 iswhen true => LED<=RST_MUXSEL;when false => LED<=RST_MUXSEL2;END case;END PROCESS;END ADO;引脚分配（Cyclone EP2C5Q208C8）：sw1-P43,sw2-P44,sw3-P45,sw4-P46,led0-P13,led1-P14,led2-P15,led3-P30,led4-P3 1,led5-P33,led6-P34,led7-P35,管脚标号led0到led7分别接到8位的LED流水灯上，使用高低电平观察输出的结果，sw1到sw4接到拨码开关上，。
基于FPGA的2选1多路选择器设计
基于FPGA的2选1多路选择器设计1. 项⽬介绍 多路选择器，也叫数据选择器或多路开关，在多路数据传送过程中，能够根据需要将其中任意⼀路选出来的电路。
数据选择器⽤于控制有效数据的输出，能够通过地址选择线来选定相应的通道作为输出，提⾼了数据的传输效率。
（数据分配器⽤于数据的传输途径，在信号传输过程中能够通过地址选择线选择传输信道）。
2. 设计要求 设计⼀个2选1多路选择器，输⼊有两个单bit信号，和⼀个单bit的选择信号。
当选择信号为低电平时，将第⼀路信号输出，当选择信号为⾼电平时，将第⼆路信号输出。
3. 设计原理 该设计命名为mux2_1，第⼀路信号命名为dataa，第⼆路信号命名为datab，选择信号命名为sel，输出信号命名为odata，系统框图如下图所⽰。
根据设计要求，得真值表：dataa datab sel odata00000010010001111001101011011111 根据真值表，得到逻辑表达式： 转化为Verilog表达式为Odata = datab&sel | dataa&(~sel);4. 设计实现1module mux2_1(23input wire dataa,4input wire datab,5input wire sel,67output wire odata8 );910assign odata = (datab & sel) | (dataa & (~sel));1112endmodule5. 仿真验证1 `timescale 1ns/1ps23module mux2_1_tb();45reg dataa;6reg datab;7reg sel;89wire odata;1011 mux2_1 mux2_1_inst(12 .dataa (dataa),13 .datab (datab),14 .sel (sel),15 .odata (odata)16 );1718initial begin19 dataa = 1'b0; datab = 1'b0; sel = 1'b0; #20;20 dataa = 1'b0; datab = 1'b0; sel = 1'b1; #20;21 dataa = 1'b0; datab = 1'b1; sel = 1'b0; #20;22 dataa = 1'b0; datab = 1'b1; sel = 1'b1; #20;23 dataa = 1'b1; datab = 1'b0; sel = 1'b0; #20;24 dataa = 1'b1; datab = 1'b0; sel = 1'b1; #20;25 dataa = 1'b1; datab = 1'b1; sel = 1'b0; #20;26 dataa = 1'b1; datab = 1'b1; sel = 1'b1; #20; 27end2829endmodule参考资料： （1）；。
EDA实验报告
EDA 实验报告实验一：组合电路的设计实验内容是对2选1多路选择器VHDL 设计，它的程序如下：ENTITY mux21a ISPORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ;END ARCHITECTURE one ;Mux21a 仿真波形图以上便是2选1多路选择器的VHDL 完整描述，即可以看成一个元件mux21a 。
mux21a 实体是描述对应的逻辑图或者器件图，图中a 和b 分别是两个数据输入端的端口名，s 为通道选择控制信号输入端的端口名，y 为输出端的端口名。
Mux21a 结构体可以看成是元件的内部电路图。
最后是对仿真得出的mux21a 仿真波形图。
Mux21a 实体Mux21a 结构体实验二：时序电路的设计实验内容D触发器的VHDL语言描述，它的程序如下：LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF1 ISPORT (CLK : IN STD_LOGIC ;D : IN STD_LOGIC ;Q : OUT STD_LOGIC );END ;D触发器ARCHITECTURE bhv OF DFF1 ISBEGINPROCESS (CLK)BEGINIF CLK'EVENT AND CLK = '1'THEN Q <= D ;END IF;END PROCESS ;END bhv;D触发器的仿真波形图最简单并最具代表性的时序电路是D触发器，它是现代可编程ASIC设计中最基本的时序元件和底层元件。
(完整word版)2选1多路选择器数选器muxverilog
2 实验22。
1 实验内容题目：设计一个1位的二选一多路选择器要求：1.使用门级描述实现 2。
使用逻辑表达式实现 3。
使用if条件语句实现4。
出现正确的仿真波形，无需板子上验证。
2.2 实验步骤1.系统设计设计1位2选1选通器需要三个输入一个输出，其中中输入需要1根地址线两根数据线.设输入一位数据a,b,地址为addr,输出为Out,根据2to1选通器的特点，可得其逻辑表达式为：_______out=a·addr+b·addr（1）门级描述需要两个与门一个非门一个或门，其中所有变量均为wire类型，且需要三个wire类型中间变量储存信号.（2）逻辑表达式源代码中用assign out=sel？a：b;或 assign out=(a＆sel)｜(b＆～sel)；（3）If条件语句If语句在always语句中进行判断。
2.RTL原理图（1）门级结构（2）逻辑语句使用两种逻辑语句进行RTL分析结果略有不同,out=sel?a：b;会分析出来一个2选1选通器而out=（a＆sel）｜（b＆～sel)；分析结果与门级结构类似1）out=sel？a:b;2）out=（a＆sel)|（b&～sel）；(3）if语句3.重要源代码及注释(1)门级结构module mux2_1(a，b，out,addr)；input a，b,addr；output out;wire naddr,a1,b1；//定义中间变量not (naddr,addr）;and (b1，b,naddr)；and (a1,a，addr）；or (out，a1,b1）；endmodule（2）逻辑语句module luoji(input a,input b，input sel,output out）；assign out=（a＆sel)|(b＆～sel)；endmodule（3)if语句module mux2_1if（a，b,sel，out);input a,b，sel；output out;reg out;always@（a or b or sel）beginif（sel) out=a;else out=b；end2。
实验一 2选1多路选择器1
本科学生综合性实验报告学号114090317 姓名李明旭学院物电学院专业、班级11电子实验课程名称电子设计自动化（EDA实验）教师及职称罗永道（副教授）开课学期2013 至2014 学年下学期填报时间2014 年05 月06 日实验序号 1 实验名称 2选1多路选择器及其VHDL 描述 实验时间 2014年05月04日实验室同析3栋楼114一．实验预习 1.实验目的:(1) 掌握2选1多路选择器的工作原理；(2) 掌握VHDL 编程语言的使用和设计方法；(3) 掌握Quartus II 软件的使用和工程的开发流程。
2．实验原理、实验流程或装置示意图：在数字电路中2选1多路选择器具备了组合逻辑电路的简单性和经典性的特征。
本实验以此电路模块来学习对应的VHDL 表达及其设计，同时练习使用Quartus II 软件的开发流程。
2选1多路选择器（假设此模块的器件名是mux21a ）的电路模型或元件图如图1所示。
图中，a 、b 是两个数据选择通道输入端口；s 是通道选择控制信号端；y 是数据输出端；当s 取值分别为0和1时，输出端y 将分别输出来自输出口a 和b 的数据。
此选择器对应的逻辑电路图2，可以认为是此多路选择器的内部电路结构。
图1 mux21a 实体NOTinstAND2inst3AND2inst4OR2inst5VCCaINPUTVCCbINPUT VCCsINPUT yOUTPUT图2 mux21a 结构体3．实验设备及材料电脑一台，QuartusII 实验平台4．实验方法步骤及注意事项实验方法步骤：（1）打开计算机；（2）打开Quartur II软件，编写和调试实验代码，然后进行试验仿真。
注意事项：实验过程中认真分析实验原理编写代码，防止书本、书包等物品与实验设备接触，以免造成不必要的麻烦。
二．实验内容1．实验现象与结果2选1多路选择器的VHDL描述1：entity mux21a isport(--定义输入输出端口a:in bit;b:in bit;s:in bit;y:out bit);end entity mux21a;architecture one of mux21a is beginy<=a when s='0'else b;end architecture one;编译报告为：其仿真波形如下所示：其中a，b，s，都分别赋给不同频率的时钟信号RTL图为：符号图为：2选1多路选择器的VHDL描述2：library ieee;use ieee.std_logic_1164.all;entity mux21a isport (a,b,s:in std_logic;y:out std_logic );end entity mux21a;architecture one of mux21a issignal e:std_logic;signal d:std_logic;begind<=a and (not s);e<=b and s ;y<=d or e;end architecture one;编译报告为：其仿真波形如下所示：RTL图为：符号图为：2选1多路选择器的VHDL描述3：library ieee;use ieee.std_logic_1164.all;entity mux21a isport(a,b,s:in std_logic;y:out std_logic);end entity mux21a;architecture one of mux21a isbeginprocess(a,b,s) beginif s='0' then y<=a;else y<=b;end if;end process;end architecture one ;编译报告为：其仿真波形如下所示：RTL图为：符号图为：2．对实验现象、实验结果的分析及其结论从三个仿真波形都可以看出当s=0时y=a，s=1时y=b。
2选1选择器的VHDL设计课件
3.1 多路①可以使用26个英文字母，数字0-9以及下划线“_”，且 只能以英文字母开头；
②不区分大小写；最长不超过64个字符；
③必须是单一下划线，且下划线前后都必须有英文字母 或数字；
6、端口定义语句port和端口模式 端口模式
IN 输入端口，定义的通道为单向只读模 OUT 式输出端口，定义的通道为单向输出模 INOUT 式 定义的通道确定为输入输出双向端口 BUFFER 缓冲端口，其功能与INOUT类似
3、界符 标点符号“；”表示VHDL中语句的结束；
3.1 多路选择器的VHDL描述
4、实体和结构体
实体和结构体是VHDL程序的两个基本组成部分；其中 实体主要用于定义电路或系统的外部端口；结构体用于定义 内部逻辑功能或电路结构。
ENTITY e_name IS PORT ( p_name : port_m
-- 注意，赋值条件的数据类型必须是boolean
3.1 多路选择器的VHDL描述
思考 ❖还有没有其它方法实现二选一？ ❖n选一的多路选择器怎么设计？
3.1 多路选择器的VHDL描述
9、赋值符号<=
信号赋值符号“<=”，表示将符号右端的值赋值给左端的 信号； 10、关系运算符=
等号“=”没有赋值的含义，也不是相等的意思，而是 关系运算符，只是一种数据比较符号,其结果只有两种情况， 要么为真true，条件成立；要么为假false，条件不成立。 表达式 WHEN 赋值条件 ELSE
END ARCHITECTURE one ;
3.1 多路选择器的VHDL描述
3.1 多路选择器的VHDL描述
entity 实体
architecture 结构体
实体 mux21a1
二选一多路选择器原理
二选一多路选择器原理二选一多路选择器（Multiplexer，简称MUX）是一种能够将多个输入信号选中其中一个并输出的数字逻辑电路。
在数字电路中，MUX是一种广泛应用的电路之一，在数字信号处理、通信、计算机等领域都有着非常重要的作用。
二选一多路选择器通过一组控制信号，将多个输入信号中的一个输出到信号线上。
其结构通常由选择输入端、数据输入端和输出端组成。
多路选择器的输入端可选输入多个数据信号，由控制信号确定输出哪一个数据信号到输出端，因此多路选择器也称为“数据选择器”。
为了更好地理解多路选择器的原理，以下将多路选择器原理分为三个部分：1. 控制器多路选择器的控制器表示多路选择器的选择输入端，用于选择哪个输入端输出到输出端。
多路选择器的控制信号可以是一个或多个不同的信号，但这些信号所代表的值必须是二进制值。
多路选择器的控制器可以使用 AND 或 OR 门实现，当控制信号和输入信号同时为 1 时，对应输入信号会输出到输出线上。
2. 数据输入多路选择器的数据输入就是该选择器的多个输入端。
可以选择其中的一个输入端作为输出，这个输出端的值等于该输入端的值。
这些输入信号可以是数字信号、模拟信号或混合信号。
3. 输出多路选择器的输出端是计算机或其他设备使用的信号线。
多路选择器的输出值取决于选择输入端和输入端的状态。
当控制器的状态为0 时，多路选择器输出与第一个输入信号连接的值。
当控制器为 1 时，多路选择器输出与第二个输入信号相连的值。
这个选择过程由控制器完成。
综上所述，二选一多路选择器是一种能够将多个输入信号中的一个输出的数字逻辑电路。
其结构由选择输入端、数据输入端和输出端组成。
多路选择器通过一组控制信号，确定输出哪一个数据信号到输出端。
在数字信号处理、通信、计算机等领域中，多路选择器都有着广泛的应用，是非常重要的电路之一。
列表：1. 二选一多路选择器是什么？2. 多路选择器的控制器是如何实现的？3. 多路选择器的数据输入是什么？4. 多路选择器的输出是什么？5. 多路选择器在哪些领域有广泛的应用？。
2选1多路选择器数选器muxverilog
2 实验22.1 实验内容题目：设计一个1位的二选一多路选择器要求：1.使用门级描述实现 2.使用逻辑表达式实现 3.使用if条件语句实现4.出现正确的仿真波形，无需板子上验证。
2.2 实验步骤1.系统设计设计1位2选1选通器需要三个输入一个输出，其中中输入需要1根地址线两根数据线。
设输入一位数据a,b,地址为addr，输出为Out,根据2to1选通器的特_______点，可得其逻辑表达式为：out=a·addr+b·addr（1）门级描述需要两个与门一个非门一个或门，其中所有变量均为wire类型，且需要三个wire类型中间变量储存信号。
（2）逻辑表达式源代码中用assign out=sel?a:b;或assign out=(a&sel)|(b&~sel);（3）If条件语句If语句在always语句中进行判断。
2.RTL原理图（1）门级结构（2）逻辑语句使用两种逻辑语句进行RTL分析结果略有不同，out=sel?a:b;会分析出来一个2选1选通器而out=(a&sel)|(b&~sel);分析结果与门级结构类似1）out=sel?a:b;2）out=(a&sel)|(b&~sel);（3）if语句3.重要源代码及注释（1）门级结构module mux2_1(a,b,out,addr);input a,b,addr;output out;wire naddr,a1,b1;//定义中间变量not (naddr,addr);and (b1,b,naddr);and (a1,a,addr);or (out,a1,b1);endmodule（2）逻辑语句module luoji(input a,input b,input sel,output out);assign out=(a&sel)|(b&~sel);endmodule（3）if语句module mux2_1if(a,b,sel,out);input a,b,sel;output out;reg out;always@(a or b or sel)beginif(sel) out=a;else out=b;end2.3 结果分析1．Testbench代码（3种方式testbench 中代码类似，此处以if语句为例）module mux2_1if_tb();reg a,b,sel;mux2_1if m1(a,b,sel,out);initialbegina=0;b=0;sel=0;endalwaysbegin#10 a<=~a;endalwaysbegin#20 b<=~b;endalwaysbegin#15 sel<=1;#8 sel<=0;endendmodule2．仿真波形图（1）门级结构（2）逻辑语句（3）If语句3．说明三种方式均定义当选择端值为1时输出a，选择端值为0输出b；其中逻辑语句与if语句testbench部分代码相同，门级结构咯有不同，三种波形仿真图像均正确，符合2选1选通器功能。
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EDA实验报告
通信三班
张晨明2012040161078
一、实验目的
熟悉quartusⅡ的VHDL文本设计全过程，学习简单组合电路的设计、多层次电路设计、仿真。
二、实验内容
实验内容：首先利用quartusⅡ完成2选1多路选择器（例4-3）的文本编译输入（mux21a.vhd）和仿真测试等步骤，最后在实验系统上硬件测试，验证此设计的功能。
将此多路选择器看成一个元件mux21a，利用元件例化语句描述成三选一，然后进行编译、综合、仿真。
引脚锁定以及硬件下载测试。
建议选实验电路模式5，用键1（PIO0）控制s0；用键2（PIO1）控制s1；a3、a2和a1分别接clock5、clock0和clock2；输出信号outy仍接扬声器spker。
通过短路帽选择clock0接256HZ 信号，clock5接1024HZ信号，clock2接8HZ信号。
最后选行编译、下载和硬件测试实验。
三、实验器材
Quartus II软件。
四、设计思路/原理图。