第八章 时序逻辑电路
时序逻辑电路分类
时序逻辑电路分类介绍时序逻辑电路是一种用于处理时序信号的电路，它由逻辑门和存储元件组成。
时序逻辑电路按照其功能和结构的不同，可以分为多种类型。
本文将对时序逻辑电路的分类进行全面、详细、完整和深入的探讨。
一、根据功能分类1. 同步时序逻辑电路同步时序逻辑电路是指其数据在同一个时钟上升沿或下降沿进行传递和存储的电路。
这类电路广泛应用于计算机中的寄存器、时钟驱动器和状态机等。
同步时序逻辑电路具有可靠性高、稳定性强的特点。
2. 异步时序逻辑电路异步时序逻辑电路是指其数据不依赖时钟信号而进行传递和存储的电路。
这种电路在通信系统中常用于数据传输和处理，如异步串行通信接口（UART）。
异步时序逻辑电路具有处理速度快和实时性强的特点。
二、根据结构分类1. 寄存器寄存器是一种时序逻辑电路，用于存储和传递数据。
寄存器通常采用D触发器作为存储元件，可以实现数据的暂存和移位操作。
寄存器广泛应用于计算机的数据存储和寄存器阵列逻辑器件（RALU）等。
2. 计数器计数器是一种时序逻辑电路，用于生成特定的计数序列。
计数器可以按照时钟信号对计数进行增加或减少，并可以在达到指定计数值时触发其他操作。
计数器被广泛应用于时钟发生器、频率分频器和时序控制等电路中。
3. 时序控制器时序控制器是一种时序逻辑电路，用于控制其他电路的时序和操作。
时序控制器根据输入的控制信号和当前的状态，通过逻辑运算和状态转移进行运算和控制。
时序控制器被广泛应用于计算机的指令译码和状态机的设计中。
三、根据存储方式分类1. 同步存储器同步存储器是一种时序逻辑电路，用于存储和读取数据。
同步存储器是在时钟信号作用下进行数据存取的，并且数据的读取和写入操作都在时钟的上升沿或下降沿进行。
同步存储器主要包括静态随机存储器（SRAM）和动态随机存储器（DRAM）等。
2. 异步存储器异步存储器是一种时序逻辑电路，用于存储和读取数据。
与同步存储器不同的是，异步存储器的读取和写入操作不依赖时钟信号，而是由数据访问信号和存储器内部的同步电路进行控制。
逻辑门电路的组合逻辑和时序逻辑
逻辑门电路的组合逻辑和时序逻辑逻辑门电路是计算机科学中重要的基础组成部分。
它通过逻辑门的组合，实现了我们平日使用的各种逻辑功能。
而这些逻辑门又可以分为两种类型：组合逻辑和时序逻辑。
组合逻辑是指逻辑门的输出仅取决于输入的当前值，与过去的输入值无关。
常见的组合逻辑包括与门、或门、非门等。
例如，与门的输出仅在所有输入都为高电平时为高电平，否则为低电平。
一个典型的组合逻辑电路可以是由多个逻辑门组成的电路网络。
通过将不同的逻辑门进行组合，我们可以实现各种复杂的逻辑功能，如加法器、减法器、多路选择器等。
除了组合逻辑外，时序逻辑是另一种重要的逻辑门电路类型。
与组合逻辑不同，时序逻辑的输出取决于输入的当前值以及过去的输入值。
时序逻辑电路包括存储器、触发器、计数器等。
存储器是一种常见的时序逻辑电路，它可以存储和检索数据。
例如，随机存取存储器（RAM）是一种常见的存储器类型，它可以根据地址存取数据。
而只读存储器（ROM）则是一种无法修改的存储器，其中的数据是预先设置好的。
触发器是时序逻辑中的又一个关键部件。
它可以储存一位二进制信息，并与外界的输入信号进行交互。
根据触发器的不同类型，我们可以实现如锁存器、触发器、移位寄存器等功能。
计数器是在电子设备和计算机中常用的时序逻辑电路。
它可以记录和跟踪计数值，并根据特定条件进行增加、减少和重置。
计数器广泛应用于时序控制、时钟分频等场景。
逻辑门电路的组合逻辑和时序逻辑的应用非常广泛。
从简单的数字电路到复杂的计算机系统，逻辑门电路都发挥着重要的作用。
例如，处理器中的算术逻辑单元（ALU）就是通过逻辑门的组合实现的，它能够执行加法、减法、与、或、非等基本运算。
总结起来，逻辑门电路是计算机领域中的重要基建。
通过组合逻辑和时序逻辑的使用，我们能够实现各种复杂的逻辑功能和时序控制。
在今天数字化的世界中，逻辑门电路无处不在，它让计算机和其他电子设备的功能更加强大和智能化。
时序电路逻辑功能描述方式
时序电路逻辑功能描述方式时序电路是一种电子电路，其逻辑功能在不同时间点上发生变化。
在时序电路中，电路的输出不仅依赖于当前的输入信号，还依赖于过去的输入信号和电路的内部状态。
时序电路通常由触发器（Flip-Flop）和组合逻辑门组成。
触发器是一种存储元件，可以存储一个二进制位的状态。
组合逻辑门通过将触发器的输出连接起来，并根据输入信号的条件决定是否改变触发器的状态。
通过这种方式，时序电路可以实现复杂的逻辑功能。
为了描述时序电路的逻辑功能，我们可以使用状态图、状态表和状态方程等方式。
状态图（State Diagram）是时序电路的一种图形表示方法。
它通过节点和有向边来表示电路的不同状态和状态之间的转换关系。
每个节点表示一个电路的状态，每条边表示一种条件下的状态转换。
状态图可以直观地描述时序电路的逻辑功能。
状态表（State Table）是时序电路的一种表格表示方法。
它列出了电路的每个状态和每个状态下的输出。
状态表通常包括当前状态、下一个状态和输出信号等列。
状态表可以清晰地描述电路的逻辑功能，并方便进行状态迁移和输出信号的计算。
状态方程（State Equation）是时序电路的一种数学描述方法。
它通过逻辑代数或布尔代数的形式表示电路的当前状态、输入信号和输出信号之间的关系。
状态方程可以使用逻辑门的真值表或卡诺图来推导得到。
在描述时序电路的逻辑功能时，我们通常需要确定以下几个方面的内容：1.电路的输入信号：输入信号是时序电路的触发条件，决定触发器状态的改变。
输入信号可以是外部输入，如开关和按钮，也可以是其他逻辑电路的输出。
2.电路的内部状态：内部状态是触发器的状态，它存储了电路的前一时刻的信息。
内部状态可以是一个或多个触发器的组合。
3.电路的输出信号：输出信号是根据当前输入信号和内部状态计算得到的结果。
输出信号可以是一个或多个逻辑电平。
4.电路的逻辑功能：逻辑功能是指输入信号和输出信号之间的关系，在不同的状态和条件下，输出信号如何发生改变。
时序逻辑电路知识要点复习
《时序逻辑电路》知识要点复习一、时序逻辑电路1、时序逻辑电路：电路的输出状态不仅与同一时刻的输入状态有关，也与电路原状态有关。
时序逻辑电路具有记忆功能。
2、时序逻辑电路分类：可分为两大类：同步时序电路与异步时序电路。
（1）同步时序电路：各触发器都受到同一时钟脉冲控制，所有触发器的状态变化都在同一时刻发生。
（2）异步时序电路：各触发器没有统一的时钟脉冲(或者没有时钟脉冲)，各触发器状态变化不在同一时刻发生。
计数器、寄存器都属于时序逻辑电路。
3、时序逻辑电路由门电路和触发器组成，触发器是构成时序逻辑电路的基本单元。
二、计数器1、计数器概述：（1）计数器：能完成计数，具有分频、定时和测量等功能的电路。
（2）计数器的组成：由触发器和门电路组成。
2、计数器的分类：按数制分：二进制计数器、十进制计数器、N 进制(任意进制)计数器；按计数方式分：加法计数器、减法计数器、可逆计数器；按时钟控制分：同步计数器、异步计数器。
3、计数器计数容量（长度或模）:计数器能够记忆输入脉冲的数目，就称为计数器的计数容量（或计数长度或计数模），用 M 表示。
3 位二进制同步加法计数器：M=23=8，n 位二进制同步加法计数器：M=2n，n 位二进制计数器需要用n个触发器。
4、二进制计数器(1)异步二进制加法计数器：如下图电路中，四个JK触发器顺次连接起来，把上一触发器的Q 端输出作为下一个触发器的时钟信号，CP0=CP CP1=QCP2=Q1CP3=Q2，J=K=1J1=K1=1 J2=K2=1 J3=K3=1Q3Q2Q1Q为计数输出，Q3为进位输出，Rd 为异步复位（清0）这样构成了四位异步二进制加计数器。
在计数前清零，Q3Q2Q1Q=0000；第一个脉冲输入后，Q3Q2Q1Q=0001；第二个脉冲输入后，Q3Q2Q1Q=0010；第三个脉冲输入后，Q3Q2Q1Q=0011，……，第15个脉冲输入后，Q3Q2Q1Q=1111，第16个脉冲输入后，Q3Q2Q1Q=0000，并向高位输出一个进位信号，当下一个脉冲来时，进入新的计数周期。
清华大学《数字集成电路设计》周润德 第8章 时序电路
LOGIC对扰动不敏感（2）Register寄存器为存放二进制数据的器件，通常由Latch 构成。
一般地，寄存器为边沿触发。
（3）flip-flops（触发器）任何由交叉耦合的门形成的双稳电路Register 时序参数D Q Clk T Clk D tsu Q tc-q thold注意：数据的上升和下降时间不同时，延时将不同。
2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 11 页Latch 时序参数Latch 的时序（ Timing ）参数还要考虑tD 2 D Q DQtD-qQClkClktC 2QtC 2Q寄存器（Register）2004－12－1锁存器（Latch）第 8 章 (1) 第 12 页清华大学微电子所 《数字大规模集成电路》 周润德Latch 时序参数D Q Clk正电平 Latch 时钟负边沿T Clk D tc-q PWm thold td-q tsuQ注意：数据的上升和下降时间不同时，延时将不同。
2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 13 页最高时钟频率φ FF’s LOGIC tp,comb最高时钟频率需要满足：tclk-Q + tplogic+ tsetup < T =但同时需要满足:其中tplogic = tp,comb (max) tcd:污染延时（contamination delay） = 最小延时（minimum delay）第 8 章 (1) 第 14 页tcdreg + tcdlogic > thold =2004－12－1其中清华大学微电子所 《数字大规模集成电路》 周润德研究不同时刻 （t1, t2）FF1φ (t1) LOGIC t p,combφ (t2)CLKt1tsu D tholdFF1 输入数据 应保持稳定t tsuF F2t2holdtFF2 输入数据 应保持稳定tclk-q QFF1 输出数据 经组合逻辑到达 t 已达稳定 寄存器输入端tclk-Qtp,comb (max）tsetup因此要求：tclk-Q + tp,comb (max) + tsetup < T =2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 15 页研究同一时刻 （t1）t1 时FF1φ (t1) LOGIC FF1 t p,combt1 时FF2输入数据（2）φ (t1)输入数据（1）tclk-q QFF1 输出数据 已达稳定经组合逻辑已 到达FF2 输入端破坏了本应保 持的数据（2）tt1tcdregtcdlogicholdsuD输入数据（2）应保持稳定至 t1F F2t因此要求 := tcd: 污染延时（contamination delay） = 最小延时（minimum delay）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 16 页tcdreg + tcdlogic > thold写入（触发）静态 Latch 的方法：以时钟作为隔离信号, 它区分了“透明” （transparent ）和“不透明” （opaque）状态CLKCLKQ CLKD CLKDD弱反相器CLKMUX 实现弱反相器实现（强制写入）（控制门可仅用NMOS实现）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德第 8 章 (1) 第 17 页Latch 的具体实现基于Mux 的 Latch负（电平） latch (CLK= 0 时透明) 正（电平） latch (CLK= 1 时透明)1 D 0Q D0 1QCLKCLKQ = Clk ⋅ Q + Clk ⋅ In2004－12－1Q = Clk ⋅ Q + Clk ⋅ In第 8 章 (1) 第 18 页清华大学微电子所 《数字大规模集成电路》 周润德基于（传输门实现的） Mux 的 LatchCLKQ CLK DCLK（1）尺寸设计容易 （2）晶体管数目多（时钟负载因而功耗大）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 19 页基于（传输管实现）Mux 的 Latch（仅NMOS 实现）CLK QM QM CLK CLKCLK仅NMOS 实现不重叠时钟 （Non-overlapping clocks）（1）仅NMOS 实现，电路简单，减少了时钟负载 （2）有电压阈值损失（影响噪声容限和性能，可能引起静态功耗）2004－12－1清华大学微电子所 《数字大规模集成电路》 周润德 第 8 章 (1) 第 20 页Q单元形式的Latch采用串联电压开关逻辑（CVSL）QNon-overlap时间过长，存储在动态节点上的电荷会泄漏掉（故称伪静态）低电压静态Latch双边沿触发寄存器RS Latch?动态Latch 和Register（1）比静态Latch和Register 简单（2）基于在寄生电容上存储电荷，由于漏电需要周期刷新（或经常更新数据）（3）不破坏的读信息：因此需要输入高阻抗的器件传输门构成的动态边沿触发寄存器（只需8 个晶体管，节省功耗和提高性能，甚至可只用NMOS 实现）动态节点。
时序逻辑电路
输出 F
0 0 0 0 0 1 0 1
/0
100
/0 /0
011
正常情况下，触发器状态在000～101循环， 但若由于干扰使电路的状态为110或111， 也可以在1、2个时钟后回到以上的主循环。
这称为电路具有自启动能力
例2.2
分析图示时序逻辑电路
解：状态表的另一种形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
0 0 0
0
可见，每来一个CP脉冲触发器作加1计算，每6个脉冲一个循环，所以这是一个6进 制加法计数器。
例2.2
分析图示时序逻辑电路
解：状态表的另一种 形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
F
0 0 0 0 0 1
画时序图：
CP Q1 Q2 Q3
J1 X J 2 XQ 1 K 1 XQ 2 K2 X
Q
n 1
JQ
n
KQn
得到各触发器的次态方程：
Q Q
n 1 1 n 1 2
X Q 1 XQ 2 Q 1 X Q 2 Q 1 XQ 2
例2.4
ቤተ መጻሕፍቲ ባይዱ
分析图示时序逻辑电路
Q Q
输入
X 0 0 0 0 1 1 1
时序逻辑电路
1 2 3 4 5 6 时序逻辑电路的基本概念 时序逻辑电路的分析 同步时序电路的设计 计数器 寄存器 算法状态机
时序逻辑电路
数字电路分为 1. 组合电路： 2. 时序电路：
电路在某一给定时刻的输出 还取决于前一时刻电路的状态
时序逻辑电路
3 ． 异步减 法计 数器
（1）3位递减计数器的状态
（2）电路组成
二 、 十进制计数器
十进制递减计数器的状态
1．电路组成
异步十进制加法计数器
2．工作原理
（1）计数器输入0～9个计数脉冲时，工作过程与4位二进制异步加法计数器完 全相同，第9个计数脉冲后，Q3Q2Q1Q0状态为1001。 （2）第10个计数脉冲到来后，此时计数器状态恢复为0000，跳过了1010~1111 的6个状态，从而实现842lBCD码十进制递增计数的功能。
④ 最 高 位 触 发 器 FF 3 是 在 Q 0 、 Q 1 、 Q 2 同 时 为 1 时 触 发 翻 转 ， 即 FF 0 ～ FF 2 原均为 1 ，作加 l 计数时，产生进位使 FF 3 翻转为 l 。
（2）电路组成
4位二进制同步加法计数器逻辑图
工
程
应
用
计数不正常的故障检测 第一步，先查工作电源是否正常；第二步，检查触 发器的复位端是否被长置成复位状态；第三步，用示波器观测计数脉冲是否加到 了触发器的CP端；第四步，替换触发器，以确定集成电路是否损坏。
第二节 计数器
在数字系统中，能统计输入脉冲个数的电路称为计数器。
一 、二进 制计 数器 1 ． 异步二 进制 加法计 数器
每输入一个脉冲，就进行一次加 1 运算的计数器称为加法 计数器，也称为递增计数器。 4 个 JK 触发器构成的异步加 法计数器如下图所示。
图中 FF 0 为最低位触发器，其控制端 C l 接收输入脉冲，输 出信号 Q 0 作为触发器 FF 1 的 CP ， Q 1 作为触发器 FF 2 的 CP ， Q 2 作为 FF 3 的 CP 。各触发器的 J 、 K 端均悬空，相当于 J = K =1 ，处于计数状态。各触发器接收负跳变脉冲信号时 状态就翻转，它的时序图见下图。
时序逻辑电路的特点和分类
时序逻辑电路的特点和分类一、时序逻辑电路的概念时序逻辑电路是由触发器和组合逻辑电路组成的，具有存储功能和状态转移功能。
时序逻辑电路的输出不仅取决于输入，还与先前状态有关。
因此，它们可以用来实现计数器、寄存器、状态机等。
二、时序逻辑电路的特点1. 存储功能：时序逻辑电路可以存储先前的状态，并在需要时将其恢复。
2. 状态转移功能：时序逻辑电路可以根据输入信号和当前状态，决定下一个状态。
3. 时钟信号：时序逻辑电路需要一个稳定的时钟信号来控制状态转移。
4. 产生延迟：由于触发器需要时间来响应输入信号并更新其输出，因此时序逻辑电路会产生一定的延迟。
三、时序逻辑电路的分类1. 同步电路：同步电路是指所有触发器都受到相同的时钟信号控制，以确保所有触发器同时更新其输出。
同步电路具有可靠性高、抗干扰能力强等特点。
2. 异步电路：异步电路是指不同触发器受到不同的控制信号，可以实现更灵活的状态转移。
但是，异步电路容易出现冲突和竞争条件，需要设计者特别注意。
3. 时序组合逻辑电路：时序组合逻辑电路是指由触发器和组合逻辑电路组成的复杂电路。
它可以实现更复杂的状态转移和计算功能，但也需要更复杂的设计和调试。
四、时序逻辑电路的应用1. 计数器：计数器是最常见的时序逻辑电路之一，可以用于计数、定时等应用。
2. 寄存器：寄存器可以存储数据，并在需要时将其恢复。
它通常与处理器或其他数字系统一起使用。
3. 状态机：状态机是一种特殊类型的时序逻辑电路，可以实现复杂的状态转移和控制功能。
它常用于控制系统、通信协议等领域。
4. 数字信号处理：数字信号处理通常涉及到大量的状态转移和计算操作，因此需要使用大量的时序逻辑电路来实现。
五、总结时序逻辑电路具有存储功能和状态转移功能，并需要稳定的时钟信号来控制状态转移。
根据不同的控制方式和功能需求，可以将其分为同步电路、异步电路和时序组合逻辑电路。
时序逻辑电路在计数器、寄存器、状态机、数字信号处理等领域有广泛的应用。
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模
拟
电
子
技
术
4. 常见类型题
Q1 & A CP Q2 1J C1 =1 1D C1 A B CP CP A B
∧
1K 1 （b）
（a）
CP A B Q1 Q2
∧
(3)输出端有组合门电路的触发器的输出波形的画法
V
O1
模
拟
电
子
技
术
1
& &
Q
1J
CP CP
C1 V
O2
1
1K
∧
CP Q Q V
01
V02
（5）输入信号J、K之间没有约束。 缺点：存在一次变化问题。即主从JK触发器中的主触发器，在 CP＝1期间其状态能且只能变化一次，这种变化可以是J、K
变化引起，也可以是干扰脉冲引起，因此其抗干扰能力尚需 进一步提高。
模
拟
电
子
技
术
Q
Q
一次变化问题
G1 & G3 & Qm 从
& G2 & G4 Qm & G6 主 & G8 K CP 1 G9
模
拟
电
子
技
术
2. 状态转换表
J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 Qn 0 1 0 1 0 1 0 1 Q n+1 0 1 0 0 1 1 1 0 功能
Q n 1 Q n
保持
Q n 1 0 Q n 1 1
置0
置1 翻转
Q n 1 Q n
主从JK触发器采用主从控制结构，从根本上解决了输入信号 直接控制的问题，具有 CP＝1期间接收输入信号，CP下降 沿到来时触发翻转的特点。
Reset为置0端（或复位端） Set为置1端（或置位端） 图4-1 与非门组成的基本RS触发器 非号“－”：表示低电平有
（a） 逻辑电路 （b）逻辑符号
表示低电 平有效
模
拟
电
子
技
术
2. 状态转换表（特性表)
现态：指触发器输入信号变化前的状态，用Qn表示；
次态：指触发器输入信号变化后的状态，用Qn+1表示。
(4)两个或多个触发器组合的输出波形的画法
Q1 1J C1 1K 1 R Q0 1J C1 1K 1 R A CP A CP
模
拟
电
子
技
术
∧
∧
CP A Q0 Q1
模
拟
电
子
Q1
技
术
Q0
∧
C1
C1
∧
VO
&
1D
1D
A
CP
CP
A
CP A Q0 Q1 V
0
模
拟
电
子
技
术
主要考点
画触发器的波形
模
拟
电
子
技
术
测试题：选择题 1.基本RS触发器，当RD，SD都接高电平时， 该触发器具有( ) A.置“1”功能 B.保持功能 C.不定功能 D.置“0”功能 2. 由与非门构成的基本RS触发器，要使Qn+1=Qn， 则输入信号应为( ) A.SD=RD=1 B.SD=RD=0 C.SD=1,RD=0 D.SD=0,RD=1
(3) 主从触发 有主、从两个触发器，在CP的高/低电平期间交替工作、封 锁， 只在CP的高电平期间（或低电平期间）接收信号RS/JK/D/T， 只在CP的↑或↓边沿总的输出状态更新。
(4) 边沿触发 只在CP的↑或↓边沿触发， 只在CP的↑或↓边沿接收信号RS/JK/D/T， 只在CP的↑或↓边沿状态更新，克服了空翻。
拟
电
子
技
术
以RS触发器为例分析RS触发器的状态转换图。
S 0 0 0 0 1 1 1 1
Qn Qn+1 R 模 拟 电 子 技 术 0 0 0由状态转换表还可以得到状态转换图。 1 1 0 0 0 1 1 0 1 0 1 0 箭头表示状 1 1 0 0 1 × 态转换的方 两个圆圈表 1 1 × 向
Q
n 1
Q
n
保持
Q
Q
Q n 1 Q n 保持
G1 & & G2
Q n 1 1
置1
Q n 1 0 置 0
不允许
G3 &
&
G
R
CP
S
模
拟
电
子
技
术
3. 工作波形（又称为时序图，设初态为0 ）
置1
保持
置0
置1
图4-7 同步RS触发器的时序图
模
拟
电
子
技
术
同步RS触发器的特点总结：
（1）有两个互补的输出端，有两个稳定的状态。 （2）有复位（Q=0）、置位（Q=1）、保持原状态三种功能。 （3）R为复位输入端，S为置位输入端，高电平有效 （4）状态改变的时刻取决于CP时钟脉冲
模
拟
电
子
技
术
6.要使边沿触发型JK触发器具有Qn+1= Q n的功能， 其输入信号必须满足 A．J=K=0 B．J=K=1 C．J=1,K=0 D．J=0,K=1
模
拟
电
子
技
术
3. 基本RS触发器的时序图(设初态为0） 通常用虚线或阴影表示触发器处于不定状态。
置1
置0
不定 置1
不允许
模
拟
电
子
技
术
触发器的不定状态有两种含义： 一、Q= Q =1时， 触发器既不是0状态，也不是1状态；
二、R、S 同时从0回到1时， 触发器的新状态不能预先确
技
术
基本触发器的特点总结：
拟
电
子
技
术
（1）有两个互补的输出端，有两个稳定的状态。
（2）输出与D相同
（3）状态改变的时刻取决于CP时钟脉冲的边沿
（可以是上跳沿，也可以是下跳沿）
（4）没有一次变化问题
模
拟
电
子
技
术 特性表
8.1.5 T触发器和T’触发器
逻辑符号
T
1T
Q Q
CP ＞C 1
特性方程
T 0 0 1 1
Qn
0 1 0 1
CP J K =0
Q
G5 & G7 & J
模
拟
电
子
技
术
Q G1 G3 Q G2 G4 Qm & G6 主 1 D CP & G8 1
8.1.4 D触发器
1.逻辑符号和电路结构
& & 从 1
& &
Qm G5 G7 & &
模
拟
电
子
技
术
3. 状态转换表
4. 时序图
1 2 3 4 5
CP D
Q
模
边沿D触发器的特点总结：
示状态0和1
在箭头旁边用文字 图4-16 或符号表示实现转 换所必备的条件
RS触发器的状态转换图
逻辑符号模 状态转换表 时序图 特性方程 状态转换图
拟
电
子
技
术
3. 触发方式 模 拟 电 子 技 术
(1) 基本RS触发器 直接电平触发（低电平有效/高电平有效），无CP (2) 同步触发 CP的（高/低）电平期间触发， 在整个电平期间接收信号RS/JK/D/T， 在整个电平期间状态相应更新，所以存在空翻。
模
拟
电
子
技
术
触发器是构成时序逻辑电路的基本单元电路。 授课思路：基本RS触发器---同步RS触发器---主从 RS触发器---主从JK触发器---边沿D触发器 符号---结构---状态表（真值表）---波形图 解题思路：画时序图
模
拟
电
子
技
术
8.1.1 RS触发器（与非门构成）
1. 电路组成及逻辑符号 1状态：Q＝1、 Q ＝0 0状态：Q＝0、 Q ＝1
缺点：有空翻现象
模
拟
电
子
技
术
4.同步触发器的空翻 同步触发器在一个CP脉冲作用后，出现两次或 两次以上翻转的现象称为空翻。 1 3
2
下面介绍几种能克服空翻的触发器。 图4-8 同步RS触发器的空翻现象
模
拟
RS触发器练习题
电
子
技
术
例一 已知如图基本RS触发器R和S的输入波形，试画出输出Q 和端的波形（设初始状态为Q＝0）。
模
拟
电
子
技
术
本节需掌握
触发器特点？ 基本ＲＳ触发器的功能（认识符号， 任意给定输入波形会画输出波形）
什么叫现态？次态
基本RS触发器的触发方式？（电平）
模
拟
电
子
技
术
8.1.2 同步RS触发器
1.电路组成及逻辑符号
CP： 时钟脉冲 同步：触发器状态的改变与时钟脉冲同步。 图4-6 同步RS触发器CP输入控制。） （同步触发器的状态更新时刻：受 （a） 逻辑电路 （b）逻辑符号 触发器更新为何种状态：由触发输入信号决定。
Q n 1
0 1 1 0