EDA乐曲硬件演奏电路设计课程设计报告书
eda乐曲硬件演奏电路课程设计
eda乐曲硬件演奏电路课程设计一、课程目标知识目标：1. 学生能够理解EDA乐曲硬件演奏电路的基本原理，掌握电路组成及各部分功能。
2. 学生能够描述常见电子元件在演奏电路中的作用，并运用相关知识分析电路性能。
3. 学生能够掌握编程软件及硬件设计工具，完成简单的EDA乐曲演奏电路设计。
技能目标：1. 学生能够运用所学知识，独立完成演奏电路的搭建与调试。
2. 学生能够通过编程软件，编写简单的乐曲程序，实现乐曲演奏。
3. 学生能够运用团队协作能力，共同解决演奏电路设计过程中遇到的问题。
情感态度价值观目标：1. 学生通过本课程的学习，培养对电子技术和音乐艺术的热爱，提高审美情趣。
2. 学生在学习过程中，养成积极探究、勇于创新的精神，增强实践操作能力。
3. 学生能够认识到科技与艺术的结合在生活中的应用，增强社会责任感和团队合作意识。
课程性质：本课程为实践性较强的课程，结合电子技术与音乐艺术，旨在培养学生的动手能力、创新思维和团队协作能力。
学生特点：本年级学生具备一定的电子技术基础知识，对音乐艺术有一定兴趣，好奇心强，善于动手实践。
教学要求：教师应注重理论与实践相结合，引导学生积极参与实践操作，鼓励学生创新思维，提高团队协作能力。
同时，关注学生的个体差异，因材施教，确保每位学生都能在课程中收获成长。
二、教学内容本课程教学内容主要包括以下三个方面：1. 理论知识学习：- 电路基础知识：回顾电路的基本概念、原理及电路图的识别。
- 电子元件介绍：学习常用电子元件的原理、功能及在演奏电路中的应用。
- EDA软件使用：介绍编程软件及硬件设计工具的使用方法，如Multisim、Proteus等。
2. 实践操作能力培养：- 电路搭建：学习演奏电路的搭建方法，熟悉各类电子元件的连接方式。
- 程序编写：编写简单的乐曲程序，掌握编程技巧，实现乐曲演奏。
- 调试与优化：对搭建的演奏电路进行调试，找出问题并进行优化。
3. 创新思维与团队协作：- 设计实践：运用所学知识，小组合作完成指定乐曲的演奏电路设计。
EDA_课程设计_乐曲演奏器
EDA课程设计题目：乐曲硬件演奏电路的VHDL设计专业：通信工程班级：通信082姓名：***学号：**********一、 设计题目：乐曲硬件演奏电路的VHDL 设计二、 设计目标：1）能够播放“梁祝”乐曲。
2）能够通过LED 显示音阶。
3）具有“播放/停止”功能，并在此基础上实现“按键演奏”的电子琴功能。
三、 设计原理：1. 音乐基础知识一段简单乐谱由音调和节拍组成，音调表示一个音符唱多高的频率，节拍表示一个音符唱多长的时间。
音符的节拍我们可以举例来说明。
在一张乐谱中，我们经常会看到这样的表达式，如1=C 44、1=G 43…… 等等。
以43为例加以说明，它表示乐谱中以四分音符为节拍，每一小结有三拍。
比如：图1其中1 、2 为一拍，3、4、5为一拍，6为一拍共三拍。
1 、2的时长为四分音符的一半，即为八分音符长，3、4的时长为八分音符的一半，即为十六分音符长，5的时长为四分音符的一半，即为八分音符长，6的时长为四分音符长。
那么一拍到底该唱多长呢？一般说来，如果乐曲没有特殊说明，一拍的时长大约为400—500ms 。
我们以一拍的时长为400ms为例，则当以四分音符为节拍时，四分音符的时长就为400ms，八分音符的时长就为200ms，十六分音符的时长就为100ms。
2.原理图框图：图2.框图3.原理图说明音乐播放原理说明音符的频率由数控分频器模块Speakera产生。
ToneTaba模块从NoteTabs模块中输入的音符数据，将对应的分频预置数据传送给Speakera模块，并将音符数据送到LED模块显示音阶。
NoteTabs模块中包含有一个音符数据ROM，里面存有歌曲“梁祝”的全部音调，在此模块中设置了一个8位二进制计数器，作为音符数据ROM的地址发生器。
这个计数器的计数频率为4Hz，即每一个数值的停留时间为0.25秒。
例如：“梁祝”乐曲的第一个音符为“3”，此音在逻辑中停留了4个时钟节拍，即1秒钟时间，所对应的“3”音符分频预置数为1036，在Speakera的输入端停留了1秒。
eda乐曲演奏电路设计
eda乐曲演奏电路设计
设计一个eda乐曲演奏电路可以分为以下几个步骤：
1. 选择音频输入设备：首先需要选择合适的音频输入设备，如麦克风或乐器接口，用于将音频信号输入到电路中。
2. 音频信号处理：接下来，需要对音频信号进行处理，以便对其进行分析和控制。
可以使用模拟或数字信号处理技术来实现这一步骤。
3. 音符检测与转换：将处理后的音频信号输入到音符检测模块中，以检测出演奏中的音符和音高。
可以使用算法（如傅里叶变换）来实现音符检测，并将检测结果转换成数字形式，以便后续处理。
4. 控制信号生成：根据检测到的音符和音高，产生相应的控制信号。
可以使用模拟电路或数字信号处理器（DSP）来实现这一步骤。
5. MIDI信号输出：将控制信号转换成MIDI（Musical Instrument Digital Interface）格式的信号，以便将其与其他MIDI设备或乐器连接起来。
可以使用MIDI编码/解码器芯片实现这一步骤。
6. 音乐合成与演奏控制：利用MIDI信号控制MIDI设备或乐器，实现乐曲的合成与演奏。
可以使用MIDI合成器，MIDI 乐器模块或其他合成器设备来实现这一步骤。
在整个设计过程中，需要考虑信号处理的实时性、音质、精度等因素，并根据具体需求进行优化和调整。
电子课程设计 EDA课程设计 乐曲硬件演奏电路
电子课程设计——乐曲硬件演奏电路设计学院太原科技大学华科学院专业、班级电子信息工程姓名学号指导教师2011年12月目录一、设计任务与要求 (3)二、总框体图 (3)三、选择器件 (4)四、功能模块 (4)1、音乐数据模块 (4)2、音符控制输出模块 (7)3、音符译码模块 (8)4、数控分频器模块 (11)5、分频器模块 (12)6、译码模块 (13)五、总体设计电路图 (15)1、总体电路原理图 (15)2、管脚分配图 (15)3、电路仿真结果 (15)4、硬件验证 (16)六、设计心得 (17)七、附录 (19)乐曲硬件演奏电路设计一、设计任务与要求：1、实验内容利用可编程逻辑器件FPGA，设计乐曲硬件演奏电路，可自动演奏乐曲。
2、实验要求（1）利用数控分频器设计硬件乐曲演奏电路。
（2）利用给定的音符数据定制ROM“music”。
（3）设计乘法器逻辑框图，并在QuartusII上完成全部设计。
（4）将音乐通过实验箱上的喇叭播放出来。
（5）与演奏发音相对应的简谱码输出在数码管上显示。
二、总体框图设计思路：C调音阶频率表：同的预置数即可发出不同频率的声音。
由此，可以以此为设计基础。
设计一功能模块，能够将乐曲中的音符逐一以对应的频率以预置数的形式置入数控分频计中，即可利用该数控分频计产生不同的声音，演奏出设定好的音乐。
ROM中的音乐数据文件刚可由编辑好的音符填入MIF文件中再定制LPM_ROM将音符数据加载入ROM中，并设计程序在运行时自动读取ROM中的文件并置入数控分频器中。
当采用四四拍曲子时，每节拍持续时间为0.5秒。
置入数控分频器的速度也应与此同步或一致，避免音乐过快或过快慢而失真。
由已知的C调音阶频率表，各频率对应的预置数就与数控分频推动蜂鸣器发出声音的频率对应。
在编写数控分频器时，不仅要考虑预置数的输入方式，还要考虑输入的速度，以及驱动蜂鸣器发声的频率。
为了显示高音音调，可在音符预置数的译码过程中，同时译出高音音阶的信号，并利用LED灯输出信号。
EDA课程设计报告
将输入的40MHz分频为4Hz input clk_20mhz; output clk_4hz; reg clk_4hz; reg cnt; always @(posedge clk_20mhz) if(cnt<1) cnt=cnt+1; else begin cnt=0; clk_4hz =! clk_4hz; end
音名 低音1 分频 比 9557 预置 数 6826 音名 中音1 分频 比 4777 预置 数 11606 音名 高音1 分频 比 2389 预置数 13994
低音2
低音3 低音4 低音5 低音6 低音7
8512
7585 7154 6378 5682 5062
7871
8798 9224 10005 10701 11321
always @(posedgealways clk_5mhz) @(posedge clk_4hz) begin if(carry) divider<=origin; if (k==0) else divider<=divider+1; begin end if(counter==149) counter<=0; always @(posedge carry) else counter<=counter+1; begin speaker<=~speaker;end case(counter) always @(posedge0: clk_4hz) {med}<='1 begin 1: {med}<='1 case({high,med,low}) 2: {med}<='1 'b000000000001:origin<=6826; .... ..... endcase endcase end
EDA硬件乐曲演奏电路设计梁祝两只老虎
编号：EDA综合设计实验报告课题：硬件乐曲演奏电路设计专业：智能科学与技术学生姓名：黎良贵学号： 12008502112014 年11 月30 日一、概述：硬件乐曲演奏电路顶层模块图如图1-1所示，电路图由11个子模块组成，能够实现：（1）梁祝乐曲的自动演奏；（2）键盘弹奏歌曲；（3）ROM中能存两首歌曲，并能手动选歌。
二、实验原理：①音符的频率可以由图1-1中的SPKER获得。
这是一个数控分频器。
由其CLK端输入一具有较高频率（1MHz）的时钟，通过SPKER分频后，经由D触发器构成的分频电路，由SPK_KX口输出。
由于直接从分频器中出来的输出信号是脉宽极窄的信号，为了有利于驱动扬声器，需另加一个D触发器分频以均衡其占空比，但这时的频率将是原来的1/2。
SPKER对CLK输入信号的分频比由输入的11位预置数TN[10..0]决定。
SPK_KX的输出频率将决定每一音符的音调；这样，分频计数器的预置值TN[10..0] 与输出频率就有了对应关系，而输出的频率又与音乐音符的发声有对应关系，例如在F_CODE模块中若取TN[10..0]=11'H40C，将由SPK_KX发出音符为“3”音的信号频率。
②音符的持续时间需根据乐曲的速度及每个音符的节拍数来确定，图1-1中模块F_CODE的功能首先是为模块SPKER（11位分频器）提供决定所发音符的分频预置数，而此数在SPKER输入口停留的时间即为此音符的节拍周期。
模块F_CODE是乐曲简谱码对应的分频预置数查表电路，每一音符的停留时间则由音乐节拍和音调发生查表模块MUSIC中简谱码和工作时钟inclock的频率决定，在此为4Hz。
这4Hz频率来自分频模块FDIV，模块MUSIC是一个LPM_ROM。
它的输入频率来自锁相环PLL20的2kHz输出频率。
而模块F_CODE的14个值的输出由对应于MUSIC模块输出的q[3..0]及4位输入值INX[3..0]确定，而INX[3..0]最多有16种可选值。
EDA实验报告_硬件电子琴电路设计
EDA实验报告课程名称：EDA技术实验名称：硬件电子琴电路设计班级：姓名：指导老师：签名：一、实验目的学习利用数控分频器设计硬件电子琴实验。
二、实验仪器计算机一台；Quartus Ⅱ软件；U盘。
三、实验内容与步骤在Quartus Ⅱ完成音阶发生器模块TONE和数控分频器模块Speaker的设计，然后完成硬件电子琴顶层文件的设计，最后检查设计是否正确。
1、数控分频器Speaker(1）完整的VHDL程序描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY Speaker ISPORT ( clk1 : IN STD_LOGIC;Tone1 : IN INTEGER RANGE 0 TO 16#7FF#;SpkS : OUT STD_LOGIC );END;ARCHITECTURE one OF Speaker ISSIGNAL PreCLK , FullSpkS : STD_LOGIC;BEGINDivideCLK : PROCESS(clk1)VARIABLE Count4 : INTEGER RANGE 0 TO 15;BEGINPreCLK <= '0'; -- 将CLK进 11分频，PreCLK为C L 11K 6分频IF Count4 > 11 THEN PreCLK <= '1'; Count4 := 0;ELSIF clk1'EVENT AND clk1='1' THEN Count4 := Count4 + 1; END IF;END PROCESS;GenSpkS : PROCESS(PreCLK, Tone1)VARIABLE Count11 : INTEGER RANGE 0 TO 16#7FF#;BEGIN -- 11位可预置计数器IF PreCLK'EVENT AND PreCLK = '1' THENIF Count11=16#7FF# THEN Count11 := Tone1; FullSpkS <= '1'; ELSE Count11:=Count11 + 1; FullSpkS <= '0'; END IF; END IF; END PROCESS;DelaySpkS : PROCESS(FullSpkS) VARIABLE Count2 : STD_LOGIC; BEGINIF FullSpkS'EVENT AND FullSpkS = '1' THEN Count2 := NOT Count2; IF Count2 = '1' THEN SpkS <= '1'; ELSE SpkS <= '0'; END IF; END IF; END PROCESS; END;(2）模块图形符号及逻辑功能描述图1 数控分频器Speaker 模块DENAQPRE CLRA[3..0]B[3..0]OUT[3..0]ADDERA[10..0]B[10..0]OUT[10..0]ADDERA[10..0]B[10..0]OUTEQUALDENAQPRE CLRA[3..0]B[3..0]OUTLESS_THAND ENA QPRE CLRDQPRE ENA CLRDQ PRE ENA CLRSELDATAA DATABOUT0MUX21\DelaySpkS:Count2Add111' h001 --FullSpkSSpkS~reg0\GenSpkS:Count11[10..0]Count11~[10..0]clk1SpkSTone1[10..0]Add04' h1 --Equal011' h7FF --LessThan04' hB --\DivideCLK:Count4[3..0]图2 数控分频器Speaker 硬件电路2、端口TONE 的设计（1）完整的VHDL 程序描述 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY Tone ISPORT ( Index : IN STD_LOGIC_VECTOR(7 DOWNTO 0); CODE : OUT INTEGER RANGE 0 TO 15; HIGH : OUT STD_LOGIC;Tone : OUT INTEGER RANGE 0 TO 16#7FF# );END;ARCHITECTURE one OF Tone ISBEGINSearch : PROCESS(Index)BEGINCASE Index IS -- 译码电路，查表方式，控制音调的预置数 WHEN "" => Tone <= 773; CODE <= 1; HIGH <= '0';WHEN "" => Tone <= 912; CODE <= 2; HIGH <= '0';WHEN "" => Tone <= 1036; CODE <= 3; HIGH <= '0';WHEN "" => Tone <= 1116; CODE <= 4; HIGH <= '0';WHEN "" => Tone <= 1197; CODE <= 5; HIGH <= '0';WHEN "" => Tone <= 1290; CODE <= 6; HIGH <= '0';WHEN "" => Tone <= 1372; CODE <= 7; HIGH <= '0';WHEN "" => Tone <= 1410; CODE <= 1; HIGH <= '1';WHEN OTHERS => Tone <= 2047; CODE <= 0; HIGH <= '0'; END CASE;END PROCESS;END;（2）模块图形符号及逻辑功能描述图3 tone模块图4 tone硬件电路3.顶层文件的设计将音阶发生器模块TONE和数控分频器模块Speaker打包之后，接下来进行顶层文件的设计。
乐曲硬件演奏电路EDA设计
摘要随着科学技术的飞速发展，微电子技术、集成技术和计算机技术也有了迅速的发展，电子系统的设计方法也随之发生变革，基于EDA技术的设计方法也成为现代电子系统设计的主流。
大规模可编程逻辑器件FPGA/CPLD是当今应用最广泛的两类可编程专用集成电路（ASIC）。
由于结构和工艺的改进，可编程ASIC 芯片上包含的资源越来越丰富，可实现的功能越来越强，它已成为实现电子系统集成化的重要手段。
特别是可编程逻辑器件的功能和容量的不断扩大，如FPGA(Field Programmable Gate Array，现场可编程门阵列)使集成电路的设计进入片上系统(System on a Chip，SOC)或可编程片上系统(System on a Programmable Chip，SOPC)的设计时代。
同时采用超高速集成电路硬件描述语言VHDL (Very High Speed Integrated Circuit Hard—ware Description Language)，其具有多层次描述系统硬件功能的能力，既支持模块化设计，也支持层次化设计，使各种数字化电子系统的设计通过描述芯片功能实现系统功能，从而有效地缩短了产品开发周期，减少了设计芯片的数量，缩小了系统体积，降低了系统能耗，提高了系统的灵活性和可靠性。
关键词FPGA, 音乐节拍发生器模块，音乐译码电路模块，数控分频模块AbstractTechnically fly to soon develop along with science, micro-electronics technique, integration technique and calculator technique also had a quick development and the design method of electronics system also immediately took place a change and also become modern main current of design of the electronics system according to the EDA technical design rge-scale and programmable FPGA/CPLD of the logic spare part is nowadays to apply two types of most extensive programmable appropriation integrated circuits(ASIC).Because of the improvement of structure and craft, include on the programmable ASIC chip of the resources be more and more abundant, can carry out of the function be more and more strong, it has become to carry out electronics system the integration turn of important means.Function and capacity of especially programmable logic spare part continuously extend and make the design of integrated circuit get into a slice of top system(the System on a Chip, SOC) or programmable slice the top system(a Programmable of the System on Chip, SOPC) such as the FPGA(the Gate Array of the Field Programmable, the spot programmable door array) of design ages.Adopt in the meantime extremely high soon the integrated circuit hardware describe language VHDL(the Circuit Description Language of the Hard-ware of the Speed Integrated of the Very High), it has the system hardware of the multilayers description the ability of the function, since support the mold piece turn a design, also support layer's turn a design and make various numeral turn the design of electronics system to pass description chip function to carry out system function, thus and availably shortenned a product a development a period, reduced to design chip of amount, contracted a system physical volume, lowering system can consume and raised the vivid and credibility of the system.Keywords FPGA, the music rhythm occurrence machine mold piece, music translates the code electric circuit mold piece and the number controls the Pin mold of cent a piece目录摘要 (I)ABSTRACT (II)1引言 (1)1.1 ASIC技术 (1)1.2可编程专用集成电路ASIC (1)1.2.1 概述 (1)1.2.2主要特点 (1)1.2.3发展前景 (2)1.3EDA技术 (2)1.3.1概述 (2)1.3.2 EDA技术的发展趋势 (2)2乐曲演奏系统设计原理分析 (3)2.1乐曲演奏基本要求 (3)2.2乐曲演奏原理 (3)3系统硬件设计 (6)3.1FPGA的介绍 (6)3.1.1 FPGA的基本结构 (6)3.1.2 Altera公司的FPGA (6)3.2FLEX系列的结构特点 (7)3.2.1 概述 (7)3.2.2 FLEX的特点 (7)4乐曲硬件演奏电路的层次化设计方案 (8)4.1音乐节拍发生器N OTE T ABS (8)4.2音符译码电路T ONE T ABA模块 (13)4.3数控分频模块S PEAKERA设计 (15)4.4乐曲硬件演奏电路的顶层设计和仿真 (17)总结 (20)致谢 (21)参考文献 (22)附录 (23)1引言1.1ASIC技术ASIC（Application Specific Integrated Circuits）专用集成电路，与通用集成电路相比，它是面向专门用途的电路，以此区别于标准逻辑（Standard Logic）、通用寄存器、通用微处理器等电路。
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摘要乐曲演奏广泛用于自动答录装置、手机铃声、集团、及智能仪器仪表设备。
实现方法有许多种，随着FPGA集成度的提高，价格下降，EDA设计工具更新换代，功能日益普及与流行，使这种方案的应用越来越多。
如今的数字逻辑设计者面临日益缩短的上市时间的压力，不得不进行上万门的设计，同时设计者不允许以牺牲硅的效率达到保持结构的独特性。
使用现今的EDA软件工具来应付这些问题，并不是一件简单的事情。
FPGA预装了很多已构造好的参数化库单元LPM器件。
通过引入支持LPM的EDA软件工具，设计者可以设计出结构独立而且硅片的使用效率非常高的产品。
本课设在EDA开发平台上利用VHDL语言设计数控分频器电路，利用数控分频的原理设计乐曲硬件演奏电路，并定制LPM-ROM存储音乐数据，以“两只老虎”乐曲为例，将音乐数据存储到LPM-ROM，就达到了以纯硬件的手段来实现乐曲的演奏效果。
只要修改LPM-ROM所存储的音乐数据，将其换成其他乐曲的音乐数据，再重新定制LPM-ROM，连接到程序中就可以实现其它乐曲的演奏。
关键词：FPGA；EDA；VHDL；音乐目录设计要求 (1)1、方案论证与对比 (1)1.1方案一 (1)1.2方案二 (1)1.3综合对比 (1)2 乐曲演奏电路原理 (2)2.1 音乐演奏电路原理 (2)2.2 音符频率的获得 (2)2.3 乐曲节奏的控制 (3)2.4 乐谱发生器 (3)2.5 乐曲演奏电路原理框图 (3)3音乐硬件演奏电路的设计实现 (4)3.1 地址发生器模块 (4)3.1.1 地址发生器的VHDL设计 (4)3.2 分频预置数模块 (6)3.2.1 分频预置数模块的VHDL设计 (6)3.3 数控分频模块 (8)3.3.1 数控分频模块的VHDL设计 (8)3.4 music模块 (10)3.4.1 音符数据文件 (10)3.5.2 LPM-ROM定制 (12)3.6 顶层文件 (14)4 时序仿真及下载调试过程 (16)4.1 时序仿真图 (16)4.2 引脚锁定以及下载 (17)4.3调试过程及结果 (17)5扩大乐曲硬件演奏电路的通用性 (18)5.1 完善分频预置数模块的功能 (18)设计总结与心得体会 (21)参考文献 (22)乐曲硬件演奏电路设计设计要求利用FPGA,设计一个乐曲硬件演奏电路。
乐曲的12平均率规定：每2个八度（如简谱中的中音1与高音1）之间的频率相差1倍。
在2个八度音之间，又可分为12个半音，每2个半音的频率比为12/2。
另外，音符A的频率为440HZ，音符B到C之间，E到F之间为半音，其余为全音。
由此可以计算出简谱中从低音l至高音1之间每个音符的频率。
设计音符查找表电路模块，时钟模块，数控分频器模块，音乐节拍产生模块电路。
1、方案论证与对比1.1方案一利用FPGA来实现乐曲硬件演奏电路。
乐曲的12平均率规定：每2个八度（如简谱中的中音1与高音1）之间的频率相差1倍。
在2个八度音之间，又可分为12个半音，每2个半音的频率比为12/2。
另外，音符A的频率为440HZ，音符B 到C之间，E到F之间为半音，其余为全音。
由此可以计算出简谱中从低音l至高音1之间每个音符的频率。
设计音符查找表电路模块，时钟模块，数控分频器模块，音乐节拍产生模块电路。
1.2方案二制作一个纯硬件电路来完成乐曲演奏。
1.3综合对比与利用微处理器来实现乐曲演奏相比，以纯硬件完成乐曲演奏电路的逻辑要复杂得多，如果不借助于功能强大的EDA工具和硬件描述语言，仅凭传统的数字逻辑技术，即使最简单的演奏电路也难以实现。
所以选择方案一。
2 乐曲演奏电路原理2.1 音乐演奏电路原理图1 电路原理框图该主系统由三个模块：Songer顶层文件、div分频器、译码器组成。
且Songer 顶层文件还包括3个子文件分别是NoteTabs，ToneTaba和Speakera，此外，我们还需建立一个名为“music”的LPM_ROM模块与NoteTabs模块连接。
2.2 音符频率的获得多个不同频率的信号可通过对某个基准频率进行分频器获得。
由于各个音符的频率多为非整数，而分频系数又不能为小数，故必须将计算机得到的分频系数四舍五入取整。
若基准频率过低，则分频系数过小，四舍五入取整后的误差较大。
若基准频率过高，虽然可以减少频率的相对误差，但分频结构将变大。
实际上应该综合考虑这两个方面的因素，在尽量减少误差的前提下，选取合适的基准频率。
本文中选取750KHz的基准频率。
由于现有的高频时钟脉冲信号的频率为12MHz，故需先对其进行16分频，才能获得750KHz的基准频率。
对基准频率分频后的输出信号是一些脉宽极窄的尖脉冲信号（占空比=1/分频系数）。
为提高输出信号的驱动能力，以使扬声器有足够的功率发音，需要再通过一个分频器将原来的分频器的输出脉冲均衡为对称方波（占空比=1/2），但这时的频率将是原来的1/2。
由于最大分频系数是1274，故分频器采用11位二进制计数器才能满足要求。
2.3 乐曲节奏的控制本课设的两只老虎乐曲，最小的节拍为1/4拍，若将1拍的时间定为1秒，则只需要提供一个4Hz的时钟频率即可产生1/4拍的时长（0.25秒），对于其它占用时间较长的节拍（必为1/4拍的整数倍）则只需要将该音符连续输出相应的次数即可。
计数时钟信号作为输出音符快慢的控制信号，时钟快时输出节拍速度就快，演奏的速度也就快，时钟慢时输出节拍的速度就慢，演奏的速度自然降低。
2.4 乐谱发生器本文将乐谱中的音符数据存储在LPM-ROM中，如“两只老虎”乐曲中的第一个音符为“3”，此音在逻辑中停留了4个时钟节拍，即1秒的时间，相应地，音符“3”就要在LPM-ROM中连续的四个地址上都存储。
当一个4Hz的时钟来时，相应地就从LPM-ROM中输出一个音符数据。
2.5 乐曲演奏电路原理框图我们知道，组成乐曲的每个音符的发音频率值及其持续的时间是乐曲能连续演奏所需的两个基本要素，问题是如何来获取这两个要素所对应的数值以及通过纯硬件的手段来利用这些数值实现所希望乐曲的演奏效果。
图1中，模块U1类似于弹琴人的手指；U2类似于琴键；U3类似于琴弦或音调发声器。
音符的频率可以由图1中的SPEAKERA获得，这是一个数控分频器。
由其clk端输入一具有较频率（这里是12MHz）的信号，通过SPEAKERA分频后由SPKOUT 输出，由于直接从数控分频器中出来的输出信号是脉宽极窄的脉冲式信号，为了有利于驱动扬声器，需另加一个D触发器以均衡其占空比，但这时的频率将是原来的1/2。
SPEAKERA对clk输入信号的分频比由11位预置数Tone[10..0]决定。
SPKOUT的输出频率将决定每一音符的音调，这样，分频计数器的预置值Tone[10..0]与SPKOUT的输出频率，就有了对应关系。
音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定，图1中模块TONETABA的功能首先是为SPEAKERA提供决定所发音符的分频预置数，而此数在SPEAKERA输入口停留的时间即为此音符的节拍值。
输向TONETABA中Index[3..0]的值ToneIndex[3..0]的输出值与持续的时间由模块NOTETABS决定。
在NOTETABS中设置了一个8位二进制计数器，作为音符数据ROM的地址发生器。
得到乐曲演奏电路的原理框图如图1所示：图1 电路原理图3音乐硬件演奏电路的设计实现音乐硬件演奏电路主要是用VHDL语言来设计，并利用QuartusII软件工具来编译、测试和仿真。
根据顶层原理图，共分为地址发生器模块、分频预置数模块、数控分频模块这三个模块。
而music模块是存放乐曲中的音符数据，在我们的顶层原理图中并没有显示出来，地址发生器模块作为music模块中所定制的音符数据ROM的地址发生器，分频预置数模块提供分频预置数即给数控分频模块提供计数初值。
数控分频模块根据分频预置数输出各个音符所对应的频率。
3.1 地址发生器模块地址发生器模块设置了一个8位二进制计数器(计数最大值为138)，作为音符数据ROM的地址发生器。
每来一个时钟脉冲信号(Clk)，8位二进制计数器就计数一次，ROM文件中的地址也就随着递增，音符数据ROM中的音符也就一个接一个连续的取出来了。
3.1.1 地址发生器的VHDL设计这个计数器的计数频率选为4Hz，即每一计数值的停留时间为0.25秒，恰为当全音符设为1秒，四四拍的4分音符持续时间。
例如，地址发生器在以下的VHDL逻辑描述中，“两只老虎”乐曲的第一个音符为“3”，此音在逻辑中停留了4个时钟节拍，即1秒时间。
那么相应随着程序中的计数器按4Hz的时钟频率作加法计数时，即随地址递增时，将从音符数据ROM中将连续取出4个音符“3”通过toneindex[3..0]端口输向分频预置数模块。
这样两只老虎乐曲中的音符就一个接一个的通过toneindex[3..0]端口输向分频预置数模块。
程序如下LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY NoteTabs ISPORT (clk: IN STD_LOGIC;ToneIndex:OUT STD_LOGIC_VECTOR (3 DOWNTO 0));END;ARCHITECTURE one OF NoteTabs ISCOMPONENT MUSICPORT (address: IN STD_LOGIC_VECTOR(7 DOWNTO 0);inclock: IN STD_LOGIC;q: OUT STD_LOGIC_VECTOR (3 DOWNTO 0));END COMPONENT;SIGNAL Counter: STD_LOGIC_VECTOR (7 DOWNTO 0);BEGINCNT8: PROCESS(clk,Counter)BEGINIF Counter=138 THEN Counter<="00000000";ELSIF (clk'EVENT AND clk='1') THEN Counter<=Counter+1;END IF;END PROCESS;u1:MUSICPORT MAP(address=>Counter,q=>ToneIndex,inclock=>clk);END one;程序的功能是每来一个时钟，地址值递增1，并将这个地址上所存储的音符数据输出。
当Clk来了一个时钟脉冲，输出相应地址上的音符3，地址值递增1；接下来的三个时钟脉冲来时，输出也是音符3，地址连续递增3次；再下一个脉冲来时，输出为音符5等等都符合模块中的音符数据文件中的地址/数据表。