基于FPGA的高速数据采集器

基于FPGA的高速数据采集器
摘要：介绍了一种基于fpga的高速数据采集器，给出了系统方案设计，并对系统各部分电路设计进行了详细介绍。

对高速数据采集系统中串并转换功能的实现方法进行了详细阐述。

该高速数据采集器由于采用了fpga+dsp平台设计，使得该系统具有较强的通用性和应用价值。

关键词：高速数据采集 fpga 带通采样串并转换
作者简介：赵冬琦，女，汉族，1962年出生，工程师，河北省秦皇岛市北戴河联通公司。

主要从事通信设备维护工作。

随着数字信号处理技术的迅猛发展，数字设备逐渐取代模拟设备。

而数据采集技术作为现代检测技术的基础，越来越多地被应用于雷达、通信、遥感、智能仪器等各个领域。

随着数据采集技术的广泛应用，人们对其技术指标的要求也越来越高，包括采样速率、分辨率、存储量和实时性等技术指标。

数据采集系统发展的趋势是往高速高分辨率方向发展，但是受到器件和工艺的限制，特别是采样速率和分辨率这一矛盾指标的限制，实现高速高分辨率的采样系统依然具有一定的难度。

目前国外高速采集器的采样速率可以达到几十gsps，但国内尚不具备该类型的高速采集器。

本文设计了一种基于fpga的高速数据采集器，由于采用了at84as003作为采样芯片，因此该高速数据采集器可实现1gsps的采样速率，同时其分辨率可达到10bit。

该高速数据采集器的数据存储、处理均可以在fpga内部实现，具有设计方便、灵
活的特点。

1 高速数据采集理论及技术
高速数据采集系统的理论基础是低通采样定理和带通采样定理。

1.1 低通采样定理
低通采样定理即nyquist第一采样定理，假设有一模拟信号x(t)，其带宽限制在(0，fm)，以采样频率fs进行等间隔采样，当fs2fm 时，该模拟信号可由采样值无失真恢复。

当fm较大时，往往对采样速率fs要求较高，即需要a/d转换器采样速率较高，这样对器件提出了较高要求。

1.2 带通采样定理
假设一个频率带限信号，频率范围（），如果，如果按照低通采样定理，则要求采样速率较高，至少，这不仅对a/d转换器采样速率较高，同时对后续信号的实时处理要求过高，不便于实现。

而带通采样定理恰好的解决了这个问题。

假设一个带限信号，频率限制在（），如果采样频率满足：
（1）
其中取能保证条件的最大正整数，则得到的采样离散序列可以准确地恢复原信号，这个过程即称为带通采样定理。

如果用信号的中心频率表示式（1），得到：
（2）
其中取能满足(为频带宽度)的最大正整数[3]。

高速数据采集器方案设计
本文设计的高速数据采集器方案设计如图1所示，其中采用了高速a/d转换器at84as003作为采样器件，该芯片是采样速率可达到1gsps，分辨率为10bit。

采样后的数据送到fpga中，由于采样后数据率较高，在a/d转换器与fpga连接时需要采用lvds接口，因此在选择fpga时本设计直接选择了具有lvds接口的fpga芯片
ep2s60。

为了实现后续数据的处理，系统还采用了dsp实现后续信号处理算法。

采用了usb接口实现了系统与pc机之间的数据通信。

图1基于fpga的高速数据采集器方案设计
2.1 a/d转换器电路设计
本设计中a/d转换器采用了e2v公司的
at84as003，该芯片具有如下特性：
(1)采样速率最大可达 1.5gsps;
(2) 分辨率为10bit;
(3)支持差分或单端时钟输入、模拟信号输入;
(4)具有可选的1:2或1:4数据分配器dmux;
(5)输出数据电平为lvds。

(6)带有异步复位asyncrst的稳定数据输出;
(7)带有自测引脚pgeb(测试adc)和bist(测试dmux)。

其中，asyncrst是异步复位信号，用来确保第一个数字化的数据在dmux的输出端口a输出。

pgeb用来调试adc部分，接至-5v时才有效。

bist用来调试dmux部分。

2.3 fpga及其外围电路
本设计中fpga选用的是ep2s60，该芯片是altera公司的stratixii系列器件，该芯片具有8个快速pll、4个增强型pll、24176个自适应逻辑模块、60440个逻辑单元、36个dsp模块，144个18bit乘18bit的乘法器等资源，同时该芯片的lvds接口可以满足系统高速数据接收的需求。

fpga在配置方面具有多种模式，如表1所示。

表1 fpga的配置方式
配置方式典型用途
快速被动并行
fpp 通过实时下载八位配置数据的微处理器接口来配置或者通过一个并行同步的配置器件来配置。

异步被动并行
ppa 通过一个异步并行微处理器接口来配置。

被动串行
ps 通过一个串行同步微处理器接口来配置，或者通过usb blaster、byteblaster或者是byteblastermv并口下载电缆来配置以及masterblaster通信电缆配置。

jtag配置通过ieee std.1149.1 jtag引脚来配置，可以通过下载电缆或者是嵌入式器件来实现jtag配置。

上述配置是通过msel0、msel1、msel2和msel3引脚实现配置模式的选择。

本设计中采用了as模式与jtag模式相结合。

2.4 dsp及其外围电路设计
本设计中采用了ti公司的dsp，其型号为tms320c6416。

该款dsp 具有64条独立的dma通道，一个为64bit（emifa)，一个为16bit （emifa)以及2个扩展存储器接口（emif)。

该芯片的工作时钟最高可以达到1ghz，可以满足高速数据采集系统后续数字信号处理实时性的需求。

2.5 系统时钟电路设计
时钟电路是本系统中的一个重要组成部分，时钟性能的好坏直接影响着系统数据采样效果。

由于本设计中系统采样速率为1ghz，因此要求时钟电路部分输出时钟可以提供1ghz的输出时钟。

本设计采用了adf4360 -7芯片实现时钟电路设计，该芯片是adi公司新推出的一款锁相环频率合成器，其输出频率范围为
350mhz~1800mhz。

该芯片输出频率的控制通过内部三个寄存器：r 寄存器、c寄存器和n寄存器实现数据配置，从而输出所需频率。

2.6 电源电路设计
本系统采用+5v供电电压，而系统中at84as003、fpga以及dsp 均需要不同电压为其供电，因此需要各种电源模块。

由于本设计中所需的供电电压包括了+3.3 v、+1.8 v、+1.5 v、+2.5v等多种，因此本设计中也采用了不同种类的电源模块实现电压变换。

本设计中电源稳压模块主要采用了ti公司的电源模块tps54310、tps54610以及lt1764aeq等芯片。

2.7 usb接口通信电路设计
目前高速数据采集系统主要采用pci和usb等接口实现数据通
信，本设计中采用了usb接口通信方式。

具体电路设计采用了cypress公司的usb2.0的集成微控制器cy7c68013芯片。

该芯片内部集成了1个增强型的8051、1个usb数据收发器和1个智能usb 串行接口引擎，具有3个8位i／o口、16位地址线，并且增强性8051内核完全与标准8051兼容。

3 高速数据采集的串并转换
altera公司的fpga由于自带lvds接口，其软件设计中也配套了该lvds接口的数据处理模块，即lvds发送和接收模块，本设计中只需采用lvds接收模块即可。

当fpga接收到高速a/d转换器送来的高速数据后，需要将高速的串行数据转换成低速的并行数据，以便fpga内部数据处理以及dsp的后续处理。

因此该串并转换功能的实现即通过lvds模块实现。

在quartusii环境下调用altlvds_rx 模块，通过设置该模块的各种参数以满足系统的需求，即可实现高速数据的串并转换功能。

4 结论
本文介绍了一种基于fpga的高速数据采集器设计，该系统可以实现1gsps的采样速率，同时分辨率可以达到10bit。

fpga+dsp平台的使用，使得该系统具有在线可编程的特点，设计更加灵活，同时后续数字信号处理可以在dsp中完成，具有较强的通用性和实用价值，适合各种高速数据采集系统中应用。

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