实验四 同步计数器及其应用
实验4：同步计数器及其应用实验报告
实验4：同步计数器及其应用实验报告
一、实验目的
1、了解可编程数字系统设计的流程
2、掌握Quartus II 软件的使用方法
3、掌握原理图输入方式设计数字系统的方法和流程
4、掌握74LS161同步16进制计数器的特点及其应用
二、实验设备
1、计算机：Quartus II 软件
2、Altera DE0 多媒体开发平台
3、集成电路：74LS10
4、集成电路：74LS161
三、实验内容
1、74LS161逻辑功能的测试
2、用74LS161实现12进制计数（异步清零）
3、用74LS161实现12进制计数（同步置数）
四、实验原理
74LS161
1、74LS161：异步清零、同步置数四位二进制计数器
2、引脚的定义：
使用74161实现16进制和12进制
1)首先使用quartus软件建立原理图，首先实现16进制，所以只
需要将需要的输入输出接到相应的引脚上，其中需要注意的是
我们需要让这个板子开始工作，所以需要将T和P引脚接响应
的高电压，然后将cp信号接入相应的输入；q0q1q2q3接到相
应的输出就可以了，然后编译。
现在在建立波形文件完成仿真，
通过仿真结果就可以看到自己的电路是否正确。
最后一步就是
实现在FPGA上的应用，我们需要做的就是给原来的原理图分
配相应的引脚，然后重新编译后，插入线就可以看到仿真结果
了。
2)12进制可以采取两种方式，也就是同步置数和异步清零两种
方式，我使用的异步清零，从而只需要对q0q1q2q3在12的时
候执行清零的动作就可以了，也就是加一个而输入的与非门就
可以了。
五、实验结果。
同步计数器及应用
同步计数器及应用为了提高计数器的工作频率、缩短传输延迟时间，希望计数器状态转换时所有需要翻转的触发器同时翻转，于是同步计数器便应运而生。
在同步计数器内部，各个触发器都受同一时钟脉冲——输入计数脉冲的控制，因此，它们状态更新是同时进行的，故被称为“同步计数器”。
同步计数器既可以用T'触发器组成，也可以用T触发器组成。
在使用T'触发器时，由时钟信号的有无控制触发器是否应翻转。
而在使用T触发器时，是否应当翻转由输入端T的状态决定。
因为T触发器只有一个输入端T，当T-l时，为计数状态；当丁-0时，保持状态不变，通常使用JK触发器构成T触发器。
1．同步二进制减法计数器根据二进制减法计数转换规律，最低位触发器FFo与加法计数器中FFo相同，每来一个计数脉冲翻转一次，应有Jo=Ko =1。
其他触发器的翻转条件是所有低位触发器的Q端全为O，应有Ji一Ki一Qo、J2一Kz一Qi Qo。
由三个JK触发器构成的T触发器构成的三位二进制同步减法计数器如图5. 16电路所示。
图中各触发器均由同一个CP时钟脉冲拉制，因此三个触发器的翻转就由其输入信号的状态决定。
从状态图可知随CP脉冲的递增，触发器的输出Q2 QiQo是递减的，且经过八个CP脉冲完成一个循环过程。
从图5.17(b)所示时序图可知：Qo端输出矩形信号的周期是输入CP信号的周期的两倍，所以Qo端输出信号的频率是输入CP信号频率的1／2，对应Q．端输出信号的频率是输入CP信号频率的114，因此N进制计数器同时也是一个N分频器，所谓分频就是降低频率，N分频器输出信号频率是其输入信号频率的N分之一。
2．集成同步计数器74LS161 74LS161是同步四位二进制加法集成计数器，管脚排列如图5.18所示，逻辑功能如表5.7所示。
集成同步四位二进制加法计数器74LS161具有以下功能：复位端CR =o时，输出Q3 Q2 QiQo全为零，与CP无关，实现异步清零功能（又称复位功能）。
数电实验报告：计数器及其应用-计数器应用实验报告
数字电子技术实验报告实验四：计数器及其应用一、实验目的：1、熟悉常用中规模计数器的逻辑功能。
2、掌握二进制计数器和十进制计数器的工作原理和使用方法。
二、实验设备：1、数字电路实验箱；2、74LS90。
三、实验原理：1、计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时具有分频功能。
计数器按计数进制分有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。
2、74LS90是一块二-五-十进制异步计数器，外形为双列直插，NC表示空脚，不接线，它由四个主从JK触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。
在74LS90计数器电路中，设有专用置“0”端R0（1），R0（2）和置“9”端S9（1）S9（2）。
其中前两个为异步清0端，后两个为异步置9端。
CP1, CP2为两个时钟输入端；Q0~Q3为计数输出端。
当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；从CP2引入，Q3输出为五进制。
时钟从CP1引入，二Q0接CP1,则Q3Q2Q1Q0输出为十进制（8421码）；时钟从CP2引入，而Q3接CP1，则Q0Q3Q2Q1输出为十进制（5421码）。
四、实验原理图及实验结果：1、实现0～9十进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~9十个数字。
2、实现六进制计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0~5六个数字。
3、实现0、2、4、6、8、1、3、5、7、9计数。
1）实验原理图如下：（函数信号发生器：5V 3Hz 偏移2.5V方波）2）实验结果：解码器上依次显示0、2、4、6、8、1、3、5、7、9十个数字。
数电实验报告：实验4-计数器及应用161
广东海洋大学学生实验报告书（学生用表）实验名称课程名称 课程号 学院(系)专业 班级 学生姓名 学号 实验地点 实验日期实验4 计数器及其应用一、实验目的1、熟悉中规模集成计数器的逻辑功能及使用方法2、掌握用74LS161构成计数器的方法3、熟悉中规模集成计数器应用二、实验原理计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数．计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。
计数器种类较多，按构成计数器中的多触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；根据计数制的不同，可分为二进制计数器、十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等。
本实验主要研究中规模十进制计数器74LS161的功能及应用。
1、中规模集成计数器74LS161 是四位二进制可预置同步计数器，由于它采用4 个主从JK 触发器作为记忆单元，故又称为四位二进制同步计数器，其集成芯片管脚如图1所示：管脚符号说明：电源正端Vcc ，接+5V ；异步置零（复位）端Rd ；时钟脉冲CP ；预置数控制端 A 、B 、C 、D ；数据输出端 QA 、QB 、QC 、QD ；进位输出端 RCO ：使能端EP ，ET ；预置端 LD ；图1 74LS161 管脚图GDOU-B-11-112该计数器由于内部采用了快速进位电路，所以具有较高的计数速度。
各触发器翻转是靠时钟脉冲信号的正跳变上升沿来完成的。
时钟脉冲每正跳变一次，计数器内各触发器就同时翻转一次，74LS161的功能表如表1所示：表1 74LS161 逻辑功能表2、实现任意进制计数器由于74LS161的计数容量为16，即计16个脉冲，发生一次进位，所以可以用它构成16进制以内的各进制计数器，实现的方法有两种：置零法（复位法）和置数法（置位法）。
(1) 用复位法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。
计数器实验报告
实验4计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。
图5－9－1 CC40192引脚排列及逻辑符号图中LD—置数端 CP U—加计数端 CP D—减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3—计数器输入端Q0、Q1、Q2、Q3—数据输出端 CR—清除端CC40192的功能如表5－9－1，说明如下：表5－9－1当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。
当CR 为低电平，LD 为高电平时，执行计数功能。
执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。
执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。
表5－9－2加法计数减计数2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。
实验四 计数器及其应用
实验四计数器及其应用一、实验目的l、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法3、运用集成计数计构成l位分频器二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
l、用D触发器构成异步二进制加／减计数器图4-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D 触发器接成T’触发器，再由低位触发器的Q端和高—位的CP端相连接。
图4-1 四位二进制异步加法计数器若将图4-l稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，具引脚排列及逻辑符号如图4-2所示。
图4-2 CC40192引脚排列及逻辑符号图中LD一置数端CP L一加计数端CP D一减计数端CO一非同步进位输出端BO一非同步借位输出端D0、D1、D2、D3一计数器输入端Q0、Q1、Q2、Q3一数据输出端CR一清除端CC40192(同74LS192，二者可互换使用)的功能如表4-1，说明如下：表4-1当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。
同步计数器的设计实验报告文档
2020同步计数器的设计实验报告文档Contract Template同步计数器的设计实验报告文档前言语料：温馨提醒，报告一般是指适用于下级向上级机关汇报工作，反映情况，答复上级机关的询问。
按性质的不同，报告可划分为：综合报告和专题报告；按行文的直接目的不同，可将报告划分为：呈报性报告和呈转性报告。
体会指的是接触一件事、一篇文章、或者其他什么东西之后，对你接触的事物产生的一些内心的想法和自己的理解本文内容如下：【下载该文档后使用Word打开】同步计数器的设计实验报告篇一：实验六同步计数器的设计实验报告实验六同步计数器的设计学号：姓名：一、实验目的和要求1．熟悉JK触发器的逻辑功能。
2．掌握用JK触发器设计同步计数器。
二、实验仪器及器件三、实验预习1、复习时序逻辑电路设计方法。
⑴逻辑抽象，得出电路的状态转换图或状态转换表①分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。
通常都是取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量。
②定义输入、输出逻辑状态和每个电路状态的含意，并将电路状态顺序编号。
③按照题意列出电路的状态转换表或画出电路的状态转换图。
通过以上步骤将给定的逻辑问题抽象成时序逻辑函数。
⑵状态化简①等价状态：在相同的输入下有相同的输出，并且转换到同一次态的两个状态。
②合并等价状态，使电路的状态数最少。
⑶状态分配①确定触发器的数目n。
因为n个触发器共有2n种状态组合，所以为获得时序电路所需的M个状态，必须取2n1＜M2n②给每个电路状态规定对应的触发器状态组合。
⑷选定触发器类型，求出电路的状态方程、驱动方程和输出方程①根据器件的供应情况与系统中触发器种类尽量少的原则谨慎选择使用的触发器类型。
②根据状态转换图（或状态转换表）和选定的状态编码、触发器的类型，即可写出电路的状态方程、驱动方程和输出方程。
⑸根据得到的方程式画出逻辑图⑹检查设计的电路能否自启动①电路开始工作时通过预置数将电路设置成有效状态的一种。
数电实验报告：实验4-计数器及应用161
广东海洋大学学生实验报告书（学生用表）实验名称实验名称课程名称课程名称课程号课程号学院学院((系) 专业专业班级班级学生姓名学生姓名学号学号实验地点实验地点实验日期实验日期实验4 计数器及其应用一、实验目的1、熟悉中规模集成计数器的逻辑功能及使用方法、熟悉中规模集成计数器的逻辑功能及使用方法2、掌握用74LS161构成计数器的方法构成计数器的方法3、熟悉中规模集成计数器应用、熟悉中规模集成计数器应用二、实验原理计数器是典型的时序逻辑电路，它是用来累计和记忆输入脉冲的个数．计数是数字系统中很重要的基本操作，集成计数器是最广泛应用的逻辑部件之一。
计数器种类较多，按构成计数器中的多触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器；步计数器和异步计数器；根据计数制的不同，根据计数制的不同，根据计数制的不同，可分为二进制计数器、可分为二进制计数器、可分为二进制计数器、十进制计数十进制计数器和任意进制计数器；根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等。
本实验主要研究中规模十进制计数器74LS161的功能及应用。
的功能及应用。
1、中规模集成计数器74LS161 是四位二进制可预置同步计数器，由于它采用4 个主从JK 触发器作为记忆单元，故又称为四位二进制同步计数器，其集成芯片管脚如图元，故又称为四位二进制同步计数器，其集成芯片管脚如图11所示：所示：管脚符号说明：电源正端Vcc ，接+5V ；异步置零（复位）端Rd ；时钟脉冲CP ；预置数控制端数控制端 A 、B 、C 、D ；数据输出端；数据输出端 QA 、QB 、QC 、QD ；进位输出端；进位输出端 RCO ：使能端：使能端EP EP EP，，ET ET；预置端；预置端；预置端LD ；图1 74LS161 管脚图管脚图GDOU-B-11-112该计数器由于内部采用了快速进位电路，所以具有较高的计数速度。
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数字电路实验报告
姓名：牛钰功
学号： 201874501123
学院：核装备与核工程学院
专业：核工程与核技术专业
班级：核181-1班
2020年6月9日
1.实验目的
a.熟悉同步计数器的功能及应用特点
b.学习使用双踪示波器测试计数器工作波形
c.掌握用同步计数器构成任意制计数器的工作原理
2.实验原理
状态途中包含有一个循环的任何时序电路成为计数器
计数器的分类：
按时钟：同步异步
按计时方式：加法、减法、可逆
按编码方式：二进制、十进制BCD码、循环码
集成计数器及应用
实际使用的计数器一般不需要我们自己用单个触发器来构成，因为有许多TTL和CMOS专用集成计数器芯片可供选用。
掌握计数器芯片型号、功能及正确使用是最重要的，能从器件手册、相关资料或相关网页的电子文档上读懂产品的符号、型号、引脚及功能表等有关参数，进而唔够灵活的应用是要掌握的一项基本技能。
74Ls163同步计数器
同步计数器：输入时钟脉冲时，触发器的翻转是同时进行的。
74 LS163是（模16）四位二进制同步计数器。
该计数器能
同步并行预置数据，同步清零，具有清零置数、计数和保持
四种功能，且具有进位信号输出，可串接计数使用。
4位二进制计数器74x163
74LS163同步计数器
74LS163可直接用作模2、4、8、16计数器，采用复位法或置位法可以用它实现任意模（M）计数器。
触发释抑
测试计数器时序波形时输入示波器的信号为复杂周期信号时，只选择触发信号与触发电平往往使输出波形的显示不稳定。
示波器中Holdoff（触发释抑）的含乂是暂时将示波器的触发电路封闭一段时间（即释抑时间），在这段时间内，即使有满足触发条件的信号波形点示波器也不会触发。
触发释抑主要针对大周期重复而在大周期内有很多满足，发条件的不重复的波形点而专门设置的。
合理选择触发抑制时间，使扫描的每次触发都在波形的相同的信号沿，使波形满足触发条件的点成大周期的可重复特性，波形显示将变得稳定。
一般的经验是触发释抑时间略小于信号大周期的整数倍。
释抑时间的调整： Menu>触发设置>触发释抑
3.实验要求
要使用稳定示波器
a.选择正确的触发源
b.调节触发电平（Level）旋钮，使触发电平在波形幅度
范围内
c.根据信号周期合理选择触发释抑时间
4.实验内容
a.将74X163接成自由计数模式，CP端接入1Hz的TTL
信号，用数字逻辑箱上的指示灯显示计数序列及进位
输出，要求将连续18个时钟的输出结果记录在下表
中。
b. 用74×163及74×00构成十一进制计数器，输出0000~1010的序列（先用指示灯验证能否实现）。
将74×163的CP 接入10kHz 的TTL 信号，用示波器双踪分别显示CP 、QA 波形；QA 、QD 波形画出反应各波形时序关系的波形图，并标明幅度（注意：双踪观测CP 、QA 时，若QA 为复杂周期信号，应合理设置触发释抑时间，使双踪波形稳定显示）。
5. 实验数据
6. 实验结果
仪器工作正常，已获得正确数据 7. 总结
通过本次实验，我熟悉了同步计数器的功能及应用特点，学
会了如何使用双踪示波器测试计数器工作波形，并掌握了
用同步计数器构成任意制计数器的工作原理。