FPGA学习笔记之引脚分配
fpga定义引脚位置和电气标准
fpga定义引脚位置和电气标准
FPGA的引脚位置和电气标准是由FPGA芯片制造商定义的。
每个FPGA芯片都有一组特定的引脚，它们的位置和功能都是根据芯片的设计和用途来确定的。
在FPGA设计中，引脚的位置是一个重要的考虑因素。
引脚的位置决定了与其他芯片或电路板的连接方式。
通常，FPGA的引脚按照特定的排列方式布局，以便于与其他组件进行连接。
电气标准是FPGA设计中另一个重要的考虑因素。
FPGA的引脚具有特定的电气特性，例如电压、电流和电阻等。
在FPGA设计中，需要根据引脚的电气特性来配置引脚的功能和连接方式。
在具体的FPGA芯片中，每个引脚都有自己的名称和编号，并且具有特定的功能。
根据引脚的功能，可以将它们分为不同的类型，例如输入引脚、输出引脚、双向引脚等。
每个引脚都具有特定的电气标准，例如电压范围、电流大小等。
在FPGA设计中，可以通过软件工具来配置引脚的位置和电气标准。
通常，FPGA设计软件会提供一个引脚编辑器，用于配置每个引脚的位置和电气特性。
用户可以通过编辑器来设置每个引脚的名称、编号、功能、电压范围、电流大小等参数。
FPGA的引脚位置和电气标准是由芯片制造商定义的，并且在FPGA设计中需要进行配置和调整，以便于实现特定的功能和满足特定的电气要求。
FPGA学习笔记之引脚分配
2021/2/10笔记一：分配引脚的四种方法：〔Quartus II 13.0sp1 (64-bit)〕1、常规方法，利用Pin Planner命令，适用于引脚使用比拟少的工程，简洁方便；2、使用.csv文件进行引脚分配：步骤一：利用记事本新建一个.csv的格式文件，内容格式如图下列图所示，然后保存；步骤二：选择菜单栏Assignments-->Import Assignment,添加刚刚生成的文件路径；步骤三：点击OK，引脚分配完成。
注意：.csv文件保存路径不要有中文，建议保存在工程文件夹下。
3、使用.qsf文件进行引脚分配：步骤一：在Quartus II中翻开.qsf文件〔系统默认生成.qsf文件，默认保存在该工程文件夹下〕步骤二：添加以下格式内容，格式如下列图所示；步骤三：点击保存，引脚分配完成。
4、使用.tcl文件进行引脚分配：步骤一：生成.tcl文件，选择菜单栏Project-->Generate Tcl File For Project,点击OK,默认保存路径为该工程文件夹；步骤二：添加以下格式内容，格式和.qsf文件格式一致；步骤三：选择菜单栏Tool-->Tcl Scripts，选择生成的.tcl文件，点击Run，引脚分配完成。
说明：在实际的应用过程中，我们应该根据工程的子模块个数和引脚的使用多少来选择适宜的引脚分配方式，笔者总结了以下几条：〔不喜勿喷，还望多多赐教〕1、工程中使用的引脚数为个位数时，并且特别少，建议使用常规方法，利用Pin Planner 命令进行引脚分配；2、文件进行引脚分配；如下图，.tcl文件中标识符和变量名已经给出，只需要输入对应引脚，比拟方便。
在多子模块的情况下，.tcl文件中没有给出标识符和变量名，这点需要注意。
3、多个子模块，使用引脚众多的情况下，利用.tcl文件、.csv文件和.qsf文件进行引脚分配大同小异，不过个人更喜欢利用.csv文件进行引脚分配，因为格式相对简单。
Xilinx FPGA 引脚功能详细介绍之欧阳理创编
ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。
IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。
Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。
在从SelectMAP 读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。
配置完成后，这些引脚又作为普通用户引脚。
D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。
D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。
An：O，A[25:0]为BPI模式的地址位。
配置完成后，变为用户I/O口。
AWAKE：O，电源保存挂起模式的状态输出引脚。
SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。
除非SUSPEND模式被使能，AWAKE被用作用户I/O。
MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。
FCS_B：O，BPI flash 的片选信号。
FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。
Xilinx FPGA 引脚功能详细介绍
ＸｉｌｉｎｘＦＰＧＡ引脚功能详细介绍注：技术交流用，希望对大家有所帮助。
IO_LXXY_# 用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank 号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。
Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据口。
在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出口。
配置完成后，这些引脚又作为普通用户引脚。
D0_DIN_MISO_MISO1：I，在并口模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第二位。
D1_MISO2，D2_MISO3：I，在并口模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。
An：O，A[25:0]为BPI模式的地址位。
配置完成后，变为用户I/O口。
AWAKE：O，电源保存挂起模式的状态输出引脚。
SUSPEND是一个专用引脚，AWAKE是一个多功能引脚。
除非SUSPEND模式被使能，AWAKE被用作用户I/O。
MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输入；在SelectMAP模式下，CSI_B是一个低电平有效的片选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第一位数据。
FCS_B：O，BPI flash 的片选信号。
FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使用信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为高电平CSO_B：O，在并口模式下，工具链片选信号。
FPGA引脚分配方法
第二种：建立TCL文件进行管脚分配。
这种方法比较灵活，是比较常用的。
这种方法具有分配灵活，方便快捷，可重用性等多方面优点。
方法如下：选择Projects菜单项，并选择Generate tcl file for project选项，系统会为你自动生成相应文件，然后你只要向其中添加你的分配内容就可以了。
还有一种方法就是直接用new ，新建一个TCL文件即可，具体不再细讲。
下面是我分配的内容一部分，可供大家参考。
set_global_assignment -name FAMILY Cycloneset_global_assignment -name DEVICE EP1C3T144C8set_global_assignment -name ORIGINAL_QUARTUS_VERSION 8.0 set_global_assignment -name PROJECT_CREATION_TIME_DATE "19:14:58 JANUARY 06, 2009"set_global_assignment -name LAST_QUARTUS_VERSION 8.0set_global_assignment -nameUSE_GENERATED_PHYSICAL_CONSTRAINTS OFF -section_ideda_palaceset_global_assignment -name DEVICE_FILTER_PACKAGE "ANY QFP" set_global_assignment -name LL_ROOT_REGION ON -section_id "Root Region"set_global_assignment -name LL_MEMBER_STATE LOCKED-section_id "Root Region"set_global_assignment -name DEVICE_FILTER_PIN_COUNT 144 set_global_assignment -name DEVICE_FILTER_SPEED_GRADE 8 set_global_assignment -name FITTER_EFFORT "STANDARD FIT" set_global_assignment -name BDF_FILE topDesign.bdfset_global_assignment -name QIP_FILE nios.qipset_global_assignment -name QIP_FILE altpll0.qipset_global_assignment -name USE_CONFIGURATION_DEVICE ON set_global_assignment -name STRATIX_DEVICE_IO_STANDARD "3.3-V LVTTL"set_global_assignment -name PARTITION_NETLIST_TYPE SOURCE -section_id Topset_global_assignment -name PARTITION_COLOR 14622752-section_id Topset_location_assignment PIN_72 -to addr[7]set_location_assignment PIN_69 -to addr[6]set_location_assignment PIN_70 -to addr[5]set_location_assignment PIN_67 -to addr[4]set_location_assignment PIN_68 -to addr[3]set_location_assignment PIN_42 -to addr[2]set_location_assignment PIN_39 -to addr[1]set_location_assignment PIN_40 -to addr[0]set_location_assignment PIN_48 -to data[15]set_location_assignment PIN_47 -to data[14]set_location_assignment PIN_50 -to data[13]set_location_assignment PIN_49 -to data[12]set_location_assignment PIN_56 -to data[11]set_location_assignment PIN_55 -to data[10]set_location_assignment PIN_58 -to data[9]set_location_assignment PIN_57 -to data[8]set_location_assignment PIN_61 -to data[7]set_location_assignment PIN_62 -to data[6]set_location_assignment PIN_59 -to data[5]set_location_assignment PIN_60 -to data[4]set_location_assignment PIN_53 -to data[3]set_location_assignment PIN_54 -to data[2]set_location_assignment PIN_51 -to data[1]set_location_assignment PIN_52 -to data[0]set_location_assignment PIN_16 -to clkset_location_assignment PIN_38 -to csset_location_assignment PIN_141 -to led[3]set_location_assignment PIN_142 -to led[2]set_location_assignment PIN_143 -to led[1]set_location_assignment PIN_144 -to led[0]set_location_assignment PIN_33 -to reset_nset_location_assignment PIN_41 -to rdset_location_assignment PIN_71 -to wrset_location_assignment PIN_105 -to mosiset_location_assignment PIN_107 -to sclkset_location_assignment PIN_106 -to ssset_location_assignment PIN_73 -to motor[0]set_location_assignment PIN_74 -to motor[1]set_location_assignment PIN_75 -to motor[2]set_location_assignment PIN_76 -to motor[3]set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top# Commit assignmentsexport_assignmentsFPGA 点滴(2008-09-30 09:44:45)转载标签：杂谈以此记录心得以及重要的知识点。
如何分配FPGA管脚
如何分配FPGA管脚在芯片的研发环节，FPGA 验证是其中的重要的组成部分，如何有效的利用 FPGA 的资源，管脚分配也是必须考虑的一个重要问题。
一般较好的方法是在综合过程中通过时序的一些约束让对应的工具自动分配，但是从研发的时间段上来考虑这种方法往往是不可取的，RTL验证与验证板设计必须是同步进行的，在验证代码出来时验证的单板也必须设计完毕，也就是管脚的分配也必须在设计代码出来之前完成。
所以，管脚的分配更多的将是依赖人，而非工具，这个时候就更需要考虑各方面的因素。
综合起来主要考虑以下的几个方面：1、FPGA 所承载逻辑的信号流向。
IC 验证中所选用的 FPGA 一般逻辑容量都非常大，外部的管脚数量也相当的丰富，这个时候就必须考虑到PCB 设计时的布线的难度，如果管脚的分配不合理，那么有可能在PCB 设计时出现大量的交叉的信号线，这给布线带来很大的困难，甚至走不通，或者是即便是布线走通了，也有可能由于外部的延时过大而不满足时序方面的要求。
所以在管脚分配前对 FPGA 工作的环境要相当的熟悉，要对其中的信号来自哪里去向何方非常的清楚，这就按照连线最短的原则将对应的信号分配到与外部器件连线最近的 BANK 中2、掌握 FPGA 内部 BANK 的分配的情况。
现在 FPGA 内部都分成几个区域，每个区域中可用的 I/O 管脚数量各不相同。
在 IC 验证中都是采用了ALTERA 与 XILINX系列的 FPGA ，这两个厂商的 FPGA中内部BANK的分配有一定的差异，这可以在设计中查阅相关的手册。
下面与 ALTERA 中 Stratix II系列的 FPGA 内部 BANK 的分配为例来进行说明。
图中详细说明了 FPGA 内部 BANK 的分配情况和每个 BANK 中所支持的 I/O 标准。
根据FPGA 中内部BANK 的分配的情况，同时结合图 1 中信号的流向也就可以大体固定FPGA 在单板中的方向，同时按照就近的原则将相关的信号分配到相关的 BANK 中，这样的方法可以完成一般信号的分配。
FPGA的配置引脚说明教学内容
F PG A的配置引脚说明FPGA是基于SRAM编程的，编程信息在系统掉电时会丢失，每次上电时，都需要从器件外部的FLASH或EEPROM中存储的编程数据重现写入内部的SRAM中。
FPGA在线加载需要有CPU的帮助，并且在加载前CPU已经启动并工作。
FPGA的加载模式主要有以下几种：1).PS模式(Passive Serial Configuration Mode)，即被动串行加载模式。
PS模式适合于逻辑规模小，对加载速度要求不高的FPGA加载场合。
在此模式下，加载所需的配置时钟信号CCLK由FPGA外部时钟源或外部控制信号提供。
另外，PS加载模式需要外部微控制器的支持。
2).AS模式(Active Serial Configuration Mode)，即主动串行加载模式。
在AS模式下，FPGA主动从外部存储设备中读取逻辑信息来为自己进行配置，此模式的配置时钟信号CCLK由FPGA内部提供。
3).PP模式(Passive Parallel Configuration Mode)，即被动并行加载模式。
此模式适合于逻辑规模较大，对加载速度要求较高的FPGA加载场合。
PP 模式下，外部设备通过8bit并行数据线对FPGA进行逻辑加载，CCLK信号由外部提供。
4).BS模式(Boundary Scan Configuration Mode)，即边界扫描加载模式。
也就是我们通常所说的JTAG加载模式。
所有的FPGA芯片都有三个或四个加载模式配置管脚，通过配置MESL[0..3]来选取不同的加载模式。
首先来介绍下PS加载模式，各个厂商FPGA产品的PS加载端口定义存在一些差异，下面就对目前主流的三个FPGA厂商Altera, Xilinx,Lattice的PS加载方式进行一一介绍。
Altera公司的FPGA产品PS加载接口如下图所示。
1).CONFIG_DONE：加载完成指示输出信号，I/O接口，高有效，实际使用中通过4.7K电阻上拉到VCC，使其默认状态为高电平，表示芯片已加载完毕，当FPGA正在加载时，会将其驱动为低电平。
xilinxfpga引脚功能详细介绍
xilinxfpga引脚功能详细介绍注：技术交流⽤，希望对⼤家有所帮助。
IO_LXXY_# ⽤户IO引脚XX代表某个Bank内唯⼀的⼀对引脚，Y=[P|N]代表对上升沿还是下降沿敏感，#代表bank 号2.IO_LXXY_ZZZ_# 多功能引脚ZZZ代表在⽤户IO的基本上添加⼀个或多个以下功能。
Dn：I/O（在readback期间），在selectMAP或者BPI模式下，D[15:0]配置为数据⼝。
在从SelectMAP读反馈期间，如果RDWR_B=1，则这些引脚变成输出⼝。
配置完成后，这些引脚⼜作为普通⽤户引脚。
D0_DIN_MISO_MISO1：I，在并⼝模式（SelectMAP/BPI）下，D0是数据的最低位，在Bit-serial模式下，DIN是信号数据的输⼊；在SPI模式下，MISO是主输⼊或者从输出；在SPI*2或者SPI*4模式下，MISO1是SPI总线的第⼆位。
D1_MISO2，D2_MISO3：I，在并⼝模式下，D1和D2是数据总线的低位；在SPI*4模式下，MISO2和MISO3是SPI总线的MSBs。
An：O，A[25:0]为BPI模式的地址位。
配置完成后，变为⽤户I/O⼝。
AWAKE：O，电源保存挂起模式的状态输出引脚。
SUSPEND是⼀个专⽤引脚，AWAKE是⼀个多功能引脚。
除⾮SUSPEND模式被使能，AWAKE被⽤作⽤户I/O。
MOSI_CSI_B_MISO0：I/O，在SPI模式下，主输出或者从输⼊；在SelectMAP模式下，CSI_B是⼀个低电平有效的⽚选信号；在SPI*2或者SPI*4的模式下，MISO0是SPI总线的第⼀位数据。
FCS_B：O，BPI flash 的⽚选信号。
FOE_B：O，BPI flash的输出使能信号FWE_B：O，BPI flash 的写使⽤信号LDC：O，BPI模式配置期间为低电平HDC：O，BPI模式配置期间为⾼电平CSO_B：O，在并⼝模式下，⼯具链⽚选信号。
FPGA管脚分配图
169
FLAS H_ CS
156
音频 CODEC 模块（大板）
信号名称
对应 FPGA 引脚
SDIN
27
SCLK
33
CS
28
音频 CODEC 模块（小板）
信号名称
对应 FPGA 引脚
SDIN
93
SCLK
94
CS
88
音源模块
RESET
86
DATA
84
BUS Y
153
时钟源模块
信号名称 CLOCK（大板） CLOCK（小板）
216 VGA 接口（大板）
对应 FPGA 引脚
R
58
G
59
B
60
HS
61
VS 信号名称
62 VGA 接口（小板）
对应 FPGA 引脚
R
239
G
238
B
237
HS
235
VS 信号名称
236 PS/2 接口（大板上）
对应 FPGA 引脚
CLOCK
49
DATA 信号名称
82 PS/2 接口（大板下）
对应 FPGA 引脚
98
DB2
95
DB3
143
DB4
141
DB5
140
DB6
139
DB7
138
DB8
136
DB9
135
DB10
134
DB11
133
DB12
132
DB13
131
DB14
128
DB15
127
DB16
116
DB17
工程师必须要知道的FPGA引脚信号分配原则
工程师必须要知道的FPGA引脚信号分配原则
工程师必须要知道的FPGA引脚信号分配原则
现在的FPGA正变得越来越复杂，向引脚分配信号的任务曾经很简单，现在也变得相当繁复。
下面这些用于向多用途引脚指配信号的指导方针有助于设计师根据最多到最少的约束信号指配原则提前考虑信号指配，并减少反复的次数。
这里有一个前提，即假定设计师已经根据设计的大概规模和信号要求确定了目标器件范围和型号。
对以下每一步都应在考虑单极信号前优先考虑差分对信号。
最先指配那些只能在特定引脚上工作的特殊信号，正常情况下是指串行I/O信号和全局时钟信号。
其次指配大型和/或高速信号总线，特别是那些要跨越多个库或区域的信号。
如果总线需要局部时钟，那幺就要考虑具有更多局部时钟引脚的库或区域，并先指配局部时钟。
如果针对FPGA器件采用了多种I/O标准，那幺设计师还必须先考虑将I/O信号映射到库/区。
这一步需要慎重考虑，因为许多I/O标准和参考电压是不兼容的。
一些I/O标准要求在特殊引脚上输入参考电压，使得这些引脚不可再用于一般用途。
将高速输出和双向信号分开指配在一定程度上可避。
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2016/2/10
笔记一：分配引脚的四种方法：（Quartus II (64-bit)）
1、常规方法，利用Pin Planner命令，适用于引脚使用比较少的工程，简洁方便；
2、使用.csv文件进行引脚分配：
步骤一：利用记事本新建一个.csv的格式文件，内容格式如图下图所示，然后保存；
步骤二：选择菜单栏Assignments-->Import Assignment,添加刚才生成的文件路径；
步骤三：点击OK，引脚分配完成。
注意：.csv文件保存路径不要有中文，建议保存在工程文件夹下。
3、使用.qsf文件进行引脚分配：
步骤一：在Quartus II中打开.qsf文件（系统默认生成.qsf文件，默认保存在该工程文件夹下）
步骤二：添加以下格式内容，格式如下图所示；
步骤三：点击保存，引脚分配完成。
4、使用.tcl文件进行引脚分配：
步骤一：生成.tcl文件，选择菜单栏Project-->Generate Tcl File For Project,点击OK,默认保存路径为该工程文件夹；
步骤二：添加以下格式内容，格式和.qsf文件格式一致；
步骤三：选择菜单栏Tool-->Tcl Scripts，选择生成的.tcl文件，点击Run，引脚分配完成。
说明：在实际的应用过程中，我们应该根据工程的子模块个数和引脚的使用多少来选择合适的引脚分配方式，笔者总结了以下几条：（不喜勿喷，还望多多赐教）
1、工程中使用的引脚数为个位数时，并且特别少，建议使用常规方法，利用Pin Planner 命令进行引脚分配；
2、工程中只有一个子模块时，如果引脚众多，尤其使用到数码管显示时，建议使用.tcl 文件进行引脚分配；
如图所示，.tcl文件中标识符和变量名已经给出，只需要输入对应引脚，比较方便。
在多子模块的情况下，.tcl文件中没有给出标识符和变量名，这点需要注意。
3、多个子模块，使用引脚众多的情况下，利用.tcl文件、.csv文件和.qsf文件进行引脚分配大同小异，不过个人更喜欢利
用.csv文件进行引脚分配，因为格式相对简单。