西工大数字集成电路实验报告_实验2反相器代码
西工大 数字集成电路实验二、反相器(上)
数字集成电路实验报告西北工业大学2014年5月7日星期三实验二、反相器（上）一、分析电路，解答下面的问题。
1． 这个电路是不是反相器，为什么？该门属于有比逻辑，还是无比逻辑，为什么?答：该电路是反相器电路，因为当输入为0时，MOS 管截止，vout 连接到高电位Vdd ，当输入为Vdd 时，输出取决于MOS 管电阻与上面电阻的分压，是一个较低的电位。
该门是一个有比逻辑，因为输出与MOS 管的尺寸有关。
2． 计算出这个电路的VOH VOL 及VIH VIL 。
（计算可先排除速度饱和的可能）答：V V v V O H in 5.20=⇒=v V in 5.2=时,无法判断器件工作状态。
假设NMOS 工作在临界饱和区有：AI V R I vV V V AI V V L W K I D out L D T in out D T in D 61142`1073.55.207.243.05.21039.7)(2/--⨯=⇒+=⎪⎩⎪⎨⎧=-=-=⨯=⇒-⨯=这样的话根据D D I I <1说明器件饱和时，同一通路上下电流大小不一致。
那么Vout 必须相应减小使同一通路的电流一致，所以器件必定进入线性区。
进一步求Vol⎪⎪⎪⎩⎪⎪⎪⎨⎧=+=--=v V V R I V V V V L WK I in OL L D OL OL T in D 5.25.2]2)[(2` 6`10115-⨯=K 将，5.0/5.1=LW，43.0=T V 代入kohm R L 75=VVol A I 0.04638 10272.35=⨯=-(注：经过Hspice 仿真结果为0.0356V )当out in V V =时NMOS 工作在饱和区⎪⎩⎪⎨⎧+=-⨯=outL D T in D V R I V V L W K I 5.2)(2/2`可解得反相器阈值电压===out in M V V V 0.7932V此时 -9.3978V)43.0(875.25,)43.0(9375.125.22=--==--=in VinVoutin out V d d g V V ⎪⎪⎩⎪⎪⎨⎧=--==+=0.6116V ||0.8776V ||g V V V V g V V V M OH MIL M M IH分析电路噪声容限。
西北工业大学数电实验报告二Quartus和
数字电子技术基础实验报告题目：实验二组合电路实验设计小构成员：小构成员：实验二组合电路实验设计一、实验目的1.经过实验的方法学习数据选择器的电路结构和特色2.掌握数据选择器的逻辑功能及其基本应用3.经过实验的方法学习 74LS138的电路结构和特色4.掌握 74LS138的逻辑功能及其基本应用二、实验要求要求一：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74153 双四数据选择器和 7400 与非门，用原理图输入方法实现一位全加器。
（MULTISIM仿真和FPGA实现）要求二：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74138 三线八线译码器和 7420 与非门，用原理图输入方法实现一位全减器。
（MULTISIM仿真和FPGA实现）要求三：参照参照内容，调用MAXPLUSII 库中的组合逻辑器件74138 三线八线译码器和门电路，用原理图输入方法实现一个两位二进制数值比较器。
（MULTISIM 仿真和 FPGA 实现）三、实验设施（1）电脑一台；（2）数字电路实验箱；（3）数据线一根。
四、实验原理Multisim的模拟电路编程原理Quartus II的模拟电路编译、波形仿真及目标器件写入的基本应用数字电路逻辑表达式变换的基本知识数据选择器和译码器的电路结构及其特色实验开发板的基本使用知识五、实验内容1、调用 MAXPLUSII 库中的组合逻辑器件 74153双四数据选择器和 7400与非门，用原理图输入方法实现一位全加器。
（ MULTISIM仿真和 FPGA 实现）（1）建立真值表、卡诺图及降维卡诺图真值表：真值表：S1卡诺图：C0卡诺图：降维卡诺图：（2）逻辑表达式变换过程（3）原理图（ Multisim 和QuartusII 中绘制的原理图）：Quartus II中原理图Multisim中原理图（4）波形仿真：（5）记录电路输出结果A B C S C000000001100101001101100101010111001111112、调用MAXPLUSII库中的组合逻辑器件74138三线八线译码器和7420与非门，用原理图输入方法实现一位全减器。
数字集成电路设计实验报告综述
哈尔滨理工大学数字集成电路设计实验报告学院：应用科学学院专业班级：电科12 - 1班学号：1207010132姓名：周龙指导教师：刘倩2015年5月20日实验一、反相器版图设计1.实验目的1）、熟悉mos晶体管版图结构及绘制步骤；2）、熟悉反相器版图结构及版图仿真；2. 实验内容1）绘制PMOS布局图；2）绘制NMOS布局图；3）绘制反相器布局图并仿真；3. 实验步骤1、绘制PMOS布局图：(1) 绘制N Well图层；(2) 绘制Active图层；(3) 绘制P Select图层；(4) 绘制Poly图层；(5) 绘制Active Contact图层；(6) 绘制Metal1图层；(7) 设计规则检查；(8) 检查错误；(9) 修改错误；(10)截面观察；2、绘制NMOS布局图：(1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览；3、绘制反相器布局图：(1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos 组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点；(11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice模拟；4. 实验结果4.1 nmos版图4.2 pmos版图4.3反相器的版图4.4反相器的spice文件4.5反相器的仿真曲线5.实验结论通过对仿真曲线的分析，当输入为高电平时，输出为低电平；当输入为低电平时，输出为高电平。
数字集成电路实验
第二次实验课反相器(下)2.3 分析如下电路上面的电路用两种方式实现了反相器。
左图只使用了NMOS，右图则使用了CMOS（NMOS和PMOS）。
ΦF=-0.3V。
试完成：1．仿真得到两个电路的VTC图形。
解：两个电路VTC图形如图1所示.图1 两个电路VTC特性图2．计算两种电路的V OH，V OL及V M。
可参考波形确定管子的工作状态。
解：首先计算位于左边的电路：（1）当输入V in 为低电平时，下面NMOS晶体管截止，上面NMOS晶体管导通，由于受阈值电压影响，V OH 不能达到V DD 。
故V OH =V DD－V TN =2.5－0.43=2.07V（2）当输入V in 为高电平时，下面NMOS 晶体管导通，上面NMOS 晶体管也导通，参考（1）的VTC 曲线可知，此时M1是线性工作区，假设M2是速度饱和，则M2电流'22[()](1+V )2n DS GS T DS DS k W V i V V V L λ=-- M1电流'21[()]2n DS GS T DS k W V i V V V L =-- 令12i i =得V out =0.26V ，所以V Ol =V out =0.26V （参照（1）中VTC 曲线，可知V Ol 也在0.25V 左右）。
（3） 计算V M 时，我们假设两个晶体管都处于速度饱和，且V M = V in = V out ,'2222'2111[()](1+(-V ))2[()](1+V )2n DS DD M T DS DD M n DS GS T DS M k W V I V V V V V L k W V I V V V L λλ⎧=---⎪⎪⎨⎪=--⎪⎩, 令12i i =可得：V M =1.26V 。
随后计算右边的电路由于右边是标准ＣＭＯＳ电路，可以直接按公式求得，于是 V OH =V DD =2.5Ｖ, V Ol =0Ｖ,n (221DSATp DSATn T DD Tp M V V r V V r=+（V +）++V + 其中p DSATpn DSATn k V r k V =于是M V ＝1.038V （由(1)的传输特性曲线得到M V ＝1.12V.）3． 哪一种结构的反相器的功能性更好，为什么？(噪声容限，再生性，过渡区增益)解:（1）首先求左边的电路在阈值电压M V 附近：k g ()voutL in T in d R W V V d L==--＝－1.43 M V =1.26V,故 2.14M I H M V V V g=-=V, DD M IL M V V V V g-=+=0.39V , 于是 0.36H D D I HN M V V =-= 0.39L IL NM V ==（2） 然后求右边的电路很容易求得, 1.04M V V =， 6.67g =-故： 1.20M I H M V V VVg =-=0.82DD M IL M V V V V V g -=+=，1.46H DD IH NM V V V =-=0.82L IL NM V V ==。
数电第一次实验报告_西工大
数电实验1一．实验目的1.了解掌握QuartusⅡ中原理图的设计方法2.了解掌握ED0实验开发板的使用方法二.实验设备1.Quartus开发环境2.ED0开发板三.实验内容要求 1：根据参考内容，用原理图输入方法实现一位全加器。
1）用 QuartusII波形仿真验证；2）下载到 DE0 开发板验证。
要求 2：参照参考内容，用 74138 3-8 译码器和 7400 与非门，用原理图输入方法实现一位全减器。
1）用 QuartusII 波形仿真验证；2）下载到 DE0 开发板验证。
四.实验原理1.实验1实现一位全加器原理图如下Ai，Bi为两个加数，Si为全加和，Ci-1为低位的进位，Ci为向高位的进位。
2.实验2用 74138 3-8 译码器和 7400 与非门实现一位全减器原理图如下。
A0为被减数，A1为减数，Ci为来自低位的借位，CO为向高位的借位五.实验结果实验1：原理图输入波形仿真配置针脚在计算机上完成模拟实验之后，重新进行编译，然后将程序下载到DE0开发板上并对全加器进行验证。
验证结果无误。
实验2：原理图输入波形仿真六.故障排除&实验心得实验中，我们最大的问题就在于如何构建整个系统。
整个实验都是比较基本的一些语句和一些简单门电路的综合使用。
我们进一步的了解了整个系统的构建和编译过程，使我们对VHDL语句和Quartus的使用有了进一步的认识。
个人认为，VHDL语言不够简洁，有些表示比较麻烦。
这次实验首次让我们将数电理论运用到实践，增强了我们对于全加器和全减器的理解和运用，为我们将来的学习和工作提供了良好的基础。
数字集成电路课程实验报告
数字集成电路设计课程实验报告姓名:班级:学号:指导老师:实验时间:实验地点:实验一:设计一个反相器一、实验目的1、学习及掌握cadence 图形输入及仿真方法；2、掌握基本反相器的原理与设计方法；3、掌握反相器电压传输特性曲线VTC 的测试方法；4、分析电压传输特性曲线，确定五个关键电压OH V 、OL V 、IH V 、IL V 、TH V 。
二、实验内容本次实验主要是利用cadence 软件来设计一基本反相器(inverter)，并利用仿真工具Analog Artist(Spectre)来测试反相器的电压传输特性曲线(VTC, Voltage transfer characteristic curves)，并分析其五个关键电压:输出高电平OHV 、输出低电平OLV 、输入高电平IHV 、输入低电平ILV 、阈值电压THV 。
1、在cadence 环境中绘制的反相器原理图如图一所示。
值得注意的是应将NMOS 的衬底接地（GND ），而相应的应将PMOS 的衬底接电源（VDD ），这样不仅能消除体效应，而且还能够减弱闩锁效应（在NMOS 实现中并不存在）。
2、在Analog Environment 中，对反相器进行瞬态分析(tran)，仿真时间设置为4ns 。
其输入输出波形如图二所示。
三、实验环境 软件:Cadence硬件:计算机四、实验结果由图可以看出：输出高电平5OH V V =、输出低电平0OL V V =、输入高电平 3.15IH V V =、输入低电平 2.24IL V V =、阈值电压 2.66TH V V =。
所以，噪声容限为：2.240 2.24L IL OL NM V V V =-=-= 53.15 1.85H OH IH NM V V V =-=-=实验二:设计一个水位控制器一、设计要求1、给出满足题目要求的电路图；2、根据设计目标，计算各MOS 管的尺寸；3、对电路进行仿真，仿真内容包括：直流输入范围、直流输出范围；4、对结果进行分析。
数字集成电路实验说明(Lab1 and Lab2)
也包括制作NMOS衬底接触的掺杂
Digital IntegratedMicroelectronics School of Circuits
EE141 18
Combinational Circuits
6 形成contact孔以及欧姆接触的重掺杂
Digital IntegratedMicroelectronics School of Circuits
低功耗设计 Synopsys Epic 布局布线 后仿真 Cadence Avant! Mentor Graphics Synopsys Cadence Compass IKOS Vantage
Digital IntegratedMicroelectronics School of Circuits
Digital IntegratedMicroelectronics School of Circuits
EE141
10
Combinational Circuits
4 建立库和单元
（1）建立一个库
说明：库的名字包含自己的名字和学号的个人信息，以便检 查。 如：刘丽萍（学号：07060241X08），建的库名为LLP06 杨国强（学号：0706024219），建的库名为ygq19
EE141
29
Combinational Circuits
Cadence 概述
全球最大的 EDA 公司 提供系统级至版图级的全线解决方案 系统底杂，工具众多，不易入手 除综合外，在系统设计，在前端设计输入 和仿真，自动布局布线，版图设计和验证 等领域居行业领先地位 具有广泛的应用支持 电子设计工程师必须掌握的工具之一
EE141
4
Combinational Circuits
西工大 数字集成电路实验二、反相器(下)
数字集成电路实验报告西北工业大学2014年5月12日星期一实验二、反相器（下）三、分析如下电路，解答下面的问题。
上面的电路用两种方式实现了反相器。
左图只使用了NMOS，右图则使用了CMOS（NMOS 和PMOS）。
试完成：ΦF=‐0.3V1．仿真得到两个电路的VTC 图形黄色的线条表示的是第一个反相器的电压传输特性曲线，红色的线条表示的是第二个电压传输特性曲线。
2．计算两种电路的VOH，VOL及VM。
可参考波形确定管子的工作状态。
答：对于第一个电路构成的反相器而言当vin = 0的时候，M1截止，M2导通，输出电压vout = 2.5-0.43 = 2.07V 即 V V OH 07.2=当vin = 2.5V 的时候，M1、M2均导通，且M1处于线性区，M2处于饱和区（速度饱和），通过两个 管子的电流相等，所以有]2/)[()(]2/)[()(2111'222'DS DS TH GS M DSTA DSTA TH DD M DSAT V V V V L W K I V V V V L W K I -⨯-⨯⨯=-⨯-⨯⨯=由于存在体效应M2的阈值电压变为)22(0F SB F T T V V V φφγ-+-+= 其中out SB V V =解得=OL V 0.287V接着计算开关阈值M V ，此时，输入等于输出，判定M1与M2都处于饱和区。
]2/)[()(]2/)[()(2111'12222'2DSSAT DSAT TH GS M n D DSAT DSAT TH GS M n DSATM V V V V LW K I V V V V LW K I -⨯-⨯⨯=-⨯-⨯⨯= 而且OUT IN SB M V V V V ===求得V 995.0=M V而对于CMOS 反相器来说当vin = 0的时候，V V OH 5.2=当vin = 2.5V 的时候，0=OL V接着计算开关阈值M V ，此时，输入等于输出，判定M3与M4都处于饱和区。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
1. 2. 计算出这个电路的V OH V OL 及V IH V IL 。
（计算可先排除速度饱和的
可能）
V in =0时，V OH =
V in=时,假设NMOS 工作在临界饱和区：
A
I V R I v
V V V A I V V L W K I D out L D T in out D T in D 61142`1073.55.207.243.05.21039.7)(2/--⨯=⇒+=⎪⎩⎪⎨⎧=-=-=⨯=⇒-⨯=这样的话根据 D D I I <1，器件实际工作在线性区
⎪⎪⎪⎩⎪⎪⎪⎨⎧=+=--=v V V R I V V V V L W K I in
OL L D OL OL T in D 5.25.2]2)[(2`
6`10115-⨯=K 将， 5.0/5.1=L W ，43.0=T V 代入kohm R L 75=
解得：
=OL V
由图得：V OH =, V OL =.
当out in V V =时，NMOS 工作在饱和区
⎪⎩⎪⎨⎧+=-⨯=out
L D T in D V R I V V L W K I 5.2)(2/2`
反相器阈值电压===out in M V V V
此时 -6.8978)43.0(875.255.2,)43.0(9375.125.22=--==
--=in Vin
Vout in out V d d g V V ⎪⎪⎩⎪⎪⎨⎧=--==+=0.5458||0.9082||g V V V V g V V V M OH M IL M M IH
由图得：V IH =, V IL =.
SP 文件：
.TITLE CMOS INVERTER
.options probe
.options tnom=25
.options ingold=2 limpts=30000 method=gear
.options lvltim=2 imax=20 gmindc=
.protect
.lib'C:\synopsys\' TT
.unprotect
.global vdd
Mn out in 0 0 NMOS W= L= *（工艺中要求尺寸最大） RL OUT VDD 75k
VDD VDD 0
VIN IN 0 0
.DC VIN 0
.op
.probe dc v(out)
.end
2.3.分析电路噪声容限。
计算NM H(高电平噪声容限)和NM L(低电平噪
声容限), 并使用HSPICE画出反相器的VTC曲线。
NM H=V OH - V IH=
NM L= V IL- V OL=
SP文件：
.TITLE CMOS INVERTER
.options probe
.options tnom=25
.options ingold=2 limpts=30000 method=gear
.options lvltim=2 imax=20 gmindc=
.protect
.lib'C:\synopsys\' TT
.unprotect
.global vdd
Mn out in 0 0 NMOS W= L= *（工艺中要求尺寸最大）
RL OUT VDD 75k
VDD VDD 0
.DC VIN 0
.op
.probe dc v(out)
.end
3.4.使用HSPICE画出RL=35k，75K，150k三种情况下的VTC。
（从左到右依次为RL=150k,75k, 35k）
SP文件：
.TITLE CMOS INVERTER
.options probe
.options tnom=25
.options ingold=2 limpts=30000 method=gear
.options lvltim=2 imax=20 gmindc=
.protect
.lib'C:\synopsys\' TT
.unprotect
.global vdd
Mn out in 0 0 NMOS W= L=
RL VDD OUT 75k
VDD VDD 0
.DC VIN 0
.probe V(out)
.probe V(in)
.alter
.TITLE Exercise RL = 150k
RL Vdd out 150k
.alter
.TITLE Exercise RL = 35k
RL Vdd out 35k
.end
1.5．对2的结果进行仿真验证。
(tran 仿真；输入加脉冲，上升和
下降时间都为5ns)
由图得：t PHL=; t PLH=s
SP文件：
.TITLE CMOS INVERTER
.options probe
.options tnom=25
.options ingold=2 limpts=30000 method=gear
.options lvltim=2 imax=20 gmindc=
.protect
.lib'C:\synopsys\' TT
.unprotect
.global vdd
Mn out in 0 0 NMOS W= L= *（工艺中要求尺寸最大）
RL OUT VDD 75k
CL OUT 0 3p
VDD VDD 0
Vin in 0 PULSE(0 100n 5n 5n 5u 10u)
.TRAN 1n 30u
.measure tran TPHL trig v(in) val= td=1n rise=2 targ v(out) +val= td=1n fall=2
.measure tran TPLH trig v(in) val= td=1n fall=2 targ v(out) +val= td=1n rise=2
.probe V(out)
.probe V(in)
.end。