数字集成电路设计实验报告综述
集成电路综合设计实验报告
集成电路设计综合实验报告学院：电控学院班级：微电子1001班姓名：xxx学号：xxxxxxxxxx一、实验目的1、培养从版图提取电路的能力2、学习版图设计的方法和技巧3、复习和巩固基本的数字单元电路设计4、学习并掌握集成电路设计流程二、实验内容1、反向提取给定电路模块，要求画出电路原理图，分析出其所完成的逻辑功能，并进行仿真验证；再画出该电路的版图，完成DRC验证。
）（1）实验原理标准CMOS工艺下的集成半导体器件主要有NMOS晶体管、PMOS晶体管、多晶硅电阻和多晶硅电容等。
在P型衬底N阱CMOS工艺中，NMOS 晶体管直接制作在衬底材料上，PMOS晶体管制作在N阱中。
在集成电路版图的照片中，NMOS管阵列和PMOS管阵列一般分别制作在不同区域，PMOS管阵列制作在几个N阱内，NMOS管阵列制作在多个区域。
这一点在照片中可以明显地区分开来。
N阱和两种有源区存在较为明显的颜色差别。
通过对N阱、P型有源区和N型有源区的颜色辨别，可以确认PMOS 管阵列和NMOS管阵列位置。
N型选择区和有源区共同构成了N型掺杂区，P型选择区和有源区共同构成了P型掺杂区。
在实际的电路连接关系中接触孔的多少取决于晶体管的连接关系，当晶体管一侧或两侧与其它器件存在物理连接时，不需要接触孔。
从图中可以看出，形成晶体管的重要结构是多晶硅与有源区的十字交叉区域，只要存在多晶硅栅和某种有源区十字交叉图形，就可以确定一只晶体管的位置，进而通过测量可以确定其宽长比参数。
确定MOS管的类别主要是通过观察该十字交叉区域是否在N阱区域内，N阱区域内为PMOS晶体管，阱外则为NMOS晶体管。
在P型衬底N阱CMOS工艺条件下，NMOS器件直接制作在衬底材料上，PMOS器件制作在N阱中。
在模拟集成电路中，MOS晶体管常常工作在线性区或饱和区，需要承受较大的功耗，这些晶体管具有较大的宽长比。
模拟集成电路版图常常不规则，这就要求在电路提取时要充分注意电路连接关系。
数字集成电路设计实验报告
数字集成电路设计实验报告
摘要：
本实验旨在设计一个数字集成电路，实现特定功能。
本报告将介绍实验目的、背景和理论知识、设计方法、实验步骤、结果分析和讨论以及实验总结。
1.实验目的：
设计一个数字集成电路，实现特定功能，并通过实验验证设计的正确性和可行性。
2.背景和理论知识：
简要介绍数字集成电路的基本概念和原理，并介绍与本实验相关的理论知识，包括逻辑门、布尔代数、时序电路等。
3.设计方法：
本部分将详细介绍实验中采用的设计方法，包括采用的逻辑门类型、布尔代数的转换方法、时序电路的设计方法等。
4.实验步骤：
本部分将详细描述实验的具体步骤，包括电路图的绘制、器件的选择和布局、逻辑设计的步骤、时序电路的设计方法、电路的仿真等。
5.结果分析和讨论：
本部分将对实验结果进行分析和讨论，比较设计与实际结果的差异，分析可能的原因，并讨论实验的局限性和改进方向。
6.实验总结：
总结实验过程中的收获和经验，评估实验的结果和设计的可行性，并提出对未来工作的展望和建议。
通过对数字集成电路设计实验的详细介绍和分析，本报告旨在提供一份完整的实验报告，帮助读者理解实验过程和结果，并为今后的设计工作提供参考。
西工大数字集成电路实验报告 数集实验2(1)
实验二、反相器(上)一、分析电路，解答下面的问题1.这个电路是不是反相器，为什么？该门属于有比逻辑，还是无比逻辑，为什么?是。
因为当Vin=1时，下拉网络导通，Vout=0；当Vin=0时，M1截止，Vout经RL充电至1，所以是反相器。
有比逻辑。
因为上拉网络始终导通，所以当下拉网络导通时存在竞争，所以是有比逻辑。
2.计算出这个电路的V OH V OL及V IH V IL。
（计算可先排除速度饱和的可能）V in=0时，V OH=2.5VV in=2.5时,假设NMOS 工作在临界饱和区：AI V R I vV V V A I V V L W K I D out L D T in out D T in D61142`1073.55.207.243.05.21039.7)(2/--⨯=⇒+=⎪⎩⎪⎨⎧=-=-=⨯=⇒-⨯=这样的话根据D D I I <1，器件实际工作在线性区⎪⎪⎪⎩⎪⎪⎪⎨⎧=+=--=v V V R I V V V V L W KI in OL L D OL OL T in D 5.25.2]2)[(2`6`10115-⨯=K 将， 5.0/5.1=L W，43.0=T V代入kohm R L 75=解得：=OL V 0.04633V由图得：V OH =2.5V, V OL =0.0356V. 当out in V V =时，NMOS 工作在饱和区⎪⎩⎪⎨⎧+=-⨯=outL D T in DV R I V V L W K I 5.2)(2/2`反相器阈值电压===out in M V V V 0.7932 此时-6.8978)43.0(875.255.2,)43.0(9375.125.22=--==--=in VinVoutin out V d d g V V ⎪⎪⎩⎪⎪⎨⎧=--==+=0.5458||0.9082||g V V V V g V V V M OH M IL M M IH由图得：V IH =0.881V, V IL =0.0378V. SP 文件：.TITLE 1.2UM CMOS INVERTER .options probe.options tnom=25.options ingold=2 limpts=30000 method=gear.options lvltim=2 imax=20 gmindc=1.0e-12.protect.lib'C:\synopsys\cmos25_level49.lib' TT.unprotect.global vddMn out in 0 0 NMOS W=1.5u L=0.5u *（工艺中要求尺寸最大0.5u）RL OUT V DD 75kVDD VDD 0 2.5VVIN IN 0 0.DC VIN 0 2.5V 0.1V.op.probe dc v(out).end3.分析电路噪声容限。
数字集成电路原理标准实验报告
电子科技大学微电子与固体电子学院标准实验报告（实验）课程名称数字集成电路原理学号：24姓名：李天生指导老师：张驰2013年7月8日电子科技大学教务处制表电子科技大学实验报告学生姓名：学号：指导教师：实验地点：实验时间：一、实验室名称：二、实验项目名称：数字集成电路最优延迟设计与分析三、实验学时：3四、实验原理1、Hspice的具体功能电路级和行为级仿真直流特性分析、灵敏度分析交流特性分析瞬态分析电路优化（优化元件参数）温度特性分析噪声分析傅立叶分析Monte Carlo, 最坏情况，参数扫描，数据表扫描功耗、各种电路参数（如H参数、T参数、s参数）等可扩展的性能分析2、Hspice界面Hspice是一个在cmd shell窗口中运行的程序，无图形化界面；Hspice的输入网单文件是一个有特定格式的纯文本文件——可在任意的文本编辑工具中编辑；Hspice的输出也是一系列纯文本文件，根据不同分析要求，输出不同扩展名的文件。
如：.lis .mt0 .dat .smt等。
HSPICE 的运行：在运行HSPICE之前，应该首先登录到SUN工作站上，并确保你的使用HSPICE的权限和环境变量已设好。
打开一个“终端”窗口，然后进入到你的工作目录下。
输入行命令运行。
hspice有两种工作模式：提示行模式和非提示行模式3、Hspice两种工作模式a）、提示行模式键入hspice, 然后回车；系统会提示你输入一些参数，比如Enter input file name:此时输入你的HSPICE网表文件，缺省的扩展名为.spEnter output file name or directory: [<filename.lis>]缺省值为输入HSPICE网表文件名加上.lis扩展名。
但.sp 和.lis 并不是必须。
除此之外，还有一些参数（这些参数的隐含值一般不需要更改），直接回车即可。
等你按照系统的提示确定所有的参数后，HSPICE就开始运行。
数字集成电路课程实验报告
数字集成电路设计课程实验报告姓名:班级:学号:指导老师:实验时间:实验地点:实验一:设计一个反相器一、实验目的1、学习及掌握cadence 图形输入及仿真方法；2、掌握基本反相器的原理与设计方法；3、掌握反相器电压传输特性曲线VTC 的测试方法；4、分析电压传输特性曲线，确定五个关键电压OH V 、OL V 、IH V 、IL V 、TH V 。
二、实验内容本次实验主要是利用cadence 软件来设计一基本反相器(inverter)，并利用仿真工具Analog Artist(Spectre)来测试反相器的电压传输特性曲线(VTC, Voltage transfer characteristic curves)，并分析其五个关键电压:输出高电平OHV 、输出低电平OLV 、输入高电平IHV 、输入低电平ILV 、阈值电压THV 。
1、在cadence 环境中绘制的反相器原理图如图一所示。
值得注意的是应将NMOS 的衬底接地（GND ），而相应的应将PMOS 的衬底接电源（VDD ），这样不仅能消除体效应，而且还能够减弱闩锁效应（在NMOS 实现中并不存在）。
2、在Analog Environment 中，对反相器进行瞬态分析(tran)，仿真时间设置为4ns 。
其输入输出波形如图二所示。
三、实验环境 软件:Cadence硬件:计算机四、实验结果由图可以看出：输出高电平5OH V V =、输出低电平0OL V V =、输入高电平 3.15IH V V =、输入低电平 2.24IL V V =、阈值电压 2.66TH V V =。
所以，噪声容限为：2.240 2.24L IL OL NM V V V =-=-= 53.15 1.85H OH IH NM V V V =-=-=实验二:设计一个水位控制器一、设计要求1、给出满足题目要求的电路图；2、根据设计目标，计算各MOS 管的尺寸；3、对电路进行仿真，仿真内容包括：直流输入范围、直流输出范围；4、对结果进行分析。
数字电路实验报告
数字电路实验报告本次实验是数字电路的实验，在本次实验中，我和我的同学们成功地完成了数字电路的实验，并且成功将LED灯显示。
1. 实验目的本次实验的目的是：通过实践操作，掌握数字电路的基础知识，能够有效地使用布尔代数和卡诺图方法进行电路设计和分析。
2. 实验基础数字电路是由数字电子元器件组成的电路。
数字电路能够处理数字信号，是所有数字计算机的基础核心部件。
数字电路的基础是数字集成电路的设计和应用。
数字电路的核心是门电路，门电路有多个种类，包括与门、或门、非门、异或门等。
门电路能够接受输入信号并输出信号，能够实现与、或、非、异或等逻辑运算。
在数字电路的实验中，我们需要掌握基本逻辑门的真值表和逻辑图，以及逻辑门的电路实现方法。
此外，我们还需要掌握一些进制转换的方法和数字电路的布线和测试方法。
3. 实验步骤本次实验中，我们的主要任务是设计和实现一个数字电路，该电路能够将数字输入转化成二进制显示输出，并且使用LED灯进行显示。
以下是我们的实验步骤。
步骤一：设计真值表首先，我们需要使用布尔代数和卡诺图方法，设计出一个真值表，该真值表能够将数字输入转换成二进制数输出。
步骤二：设计逻辑电路图在真值表的基础上，我们设计了一个逻辑电路图，该电路图包括与门、或门、非门、异或门等逻辑门电路，以及输入输出接口电路。
步骤三：建立硬件电路接下来，我们开始搭建硬件电路，将逻辑电路图中的元件进行布线连接。
步骤四：测试电路在布线完毕后，我们进行了电路的测试，确认电路能够工作，并且LED灯能够正常显示。
4. 实验结论通过本次实验，我学习到了数字电路的基础知识，能够使用布尔代数和卡诺图方法进行电路设计和分析。
我还学会了逻辑门的真值表和逻辑图的设计方法，以及数字电路的布线和测试方法。
最终，我和我的同学们成功地完成了数字电路的实验，将数字转换为二进制数并成功显示。
这次实验对我的学习和科研工作具有重要的启示和帮助。
数字集成电路设计实验二报告
《数字集成电路设计》实验报告
一、实验内容
有一水箱由大、小两台水泵M
L 和M
S
供水，如下图所示，箱中设置了3个水位
检测元件A、B、C。
水面低于检测元件时，检测元件给出高电平；水面高于检测元件时，检测元件给出低电平。
现要求当水位低于C点时两个水泵同时工作；水位高于C点而低于B点时M
S
单独工作；水位低于A点而高于B点时
M L 单独工作；水位高于A点时M
L
和M
S
停止工作。
试设计一个集成电路用于控
制两台水泵的工作，要求电路尽量简单。
二、实验目的
1、熟悉Cadence环境
2、熟悉并掌握Cadence的操作步骤
3、利用Cadence软件进行相应的电路原理图的设计并进行仿真
4、利用Cadence绘制版图并进行DRC和LVS等验证
三、实验使用软件环境、硬件设备
PC电脑Windows XP平台，Cadence软件
四、实验步骤
1，打开Cadence软件；
2，电路设计；
3，计算Mos管数值；
4，电路仿真；
5，
五、实验结果
1.实现要求目标
2.实验电路图：
3.实验仿真图：
六、实验心得体会
掌握了集成电路设计的一般步骤，熟悉Cadence软件的使用，了解简单的水位控制器设计原理。
通过这次课程设计，进一步的掌握了数字集成电路设计的基础知识与实际应用。
数字集成电路实验报告2
1.1表决电路：设有三人对一事进行表决，多数（二人以上）赞成即通过；否则不通过。
1.2若三人中的A有否决权，即A不赞成，就不能通过，又应如何实现呢？
2、交通信号灯监测电路：设一组信号灯由红（R）、黄（A）、绿（G）三盏灯组成。
正常情况下，点亮的状态只能是红、绿或黄加绿当中的一种。
当出现其它五种状态时，是信号灯发生故障，要求监测电路发出故障报警信号。
3. 故障报警：某实验室有红、黄两个故障指示灯，用来指示三台设备的工作情况。
当只有一台设备有故障时，黄灯亮；有两台设备有故障时，红灯亮；只有当三台设备都发生故障时，才会使红、黄两个故障指示灯同时点亮。
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哈尔滨理工大学数字集成电路设计实验报告学院：应用科学学院专业班级：电科12 - 1班学号：1207010132姓名：周龙指导教师：刘倩2015年5月20日实验一、反相器版图设计1.实验目的1）、熟悉mos晶体管版图结构及绘制步骤；2）、熟悉反相器版图结构及版图仿真；2. 实验内容1）绘制PMOS布局图；2）绘制NMOS布局图；3）绘制反相器布局图并仿真；3. 实验步骤1、绘制PMOS布局图：(1) 绘制N Well图层；(2) 绘制Active图层；(3) 绘制P Select图层；(4) 绘制Poly图层；(5) 绘制Active Contact图层；(6) 绘制Metal1图层；(7) 设计规则检查；(8) 检查错误；(9) 修改错误；(10)截面观察；2、绘制NMOS布局图：(1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览；3、绘制反相器布局图：(1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos 组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点；(11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice模拟；4. 实验结果4.1 nmos版图4.2 pmos版图4.3反相器的版图4.4反相器的spice文件4.5反相器的仿真曲线5.实验结论通过对仿真曲线的分析，当输入为高电平时，输出为低电平；当输入为低电平时，输出为高电平。
所以通过版图仿真曲线的分析，我们所绘制的版图具有反相器的功能。
实验二、反相器的电路设计1. 实验目的：1、熟悉静态互补反相器电路；2、掌握反相器静态及瞬态测试方法；3、了解晶体管尺寸大小对反相器性能的影响。
2. 实验内容：1、绘制反相器电路图；2、反相器瞬时分析；3、反相器直流分析；4、观察晶体管宽长比对VTC曲线的影响；5、观察电源电压比对VTC曲线的影响。
3. 实验步骤：1、绘制反相器电路图：(1) 编辑模块；(2) 从组件库引用模块；(3) 编辑反相器；(4) 加入联机；(5) 加入输入端口与输出端口；(6) 建立反相器符号；(7)加入输入端口与输出端口；(8) 更改模块名称；(9) 输出成SPICE文件；2、反相器瞬时分析：(l) 复制inv模块；（2）打开inv模块；(3) 加入工作电源；(4) 加入输入信号；(5) 更改模块名称；（6）输出成SPICE文件（7）加载包含文件；(8)分析设定（9）输出设定；(10)进行模拟；(11)观看结果；(12)分析结果；(13)时间分析；(14) 进行模拟；(15) 观看时间分析结果；（16）测试上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并手工计算反相器的门延迟tp。
（17）选中反相器当中的nmos或者pmos晶体管，选择Edit---Edit Object命令，按（18）中的要求修改Properties中晶体管的宽度W，保存后重新进行反相器的瞬态分析，并测量输出的下降延迟（tf）、上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并计算反相器的门延迟tp。
观察晶体管大小改变后对延迟的影响。
另：晶体管的宽度W也可以在inv_tran.sp 文件中直接改变M1或者M2描述语句中W后的数值。
（18）晶体管宽度W修改要求：示例中nmos晶体管M1和pmos晶体管M2大小相同，长L=2，宽W=22。
修改时要求（I）修改pmos晶体管M2的宽度，nmos晶体管M1大小保持不变，使得M1<M2；（II）修改nmos晶体管M1的宽度，pmos晶体管M2大小保持不变，使得M1> M2。
3、反相器直流分析：(1) 复制inv模块；(2) 打开inv模块；(3)加入工作电源；(4)加入输入信号（5）更改模块名称；（6）编辑Source v dc对象；(7) 输出成SPICE文件；(8) 加载包含文件；(9)分析设定；(10)输出设定；(11)进行模拟；（12）观看结果；4、观察晶体管宽长比对VTC曲线的影响：选中反相器当中的nmos或者pmos晶体管，选择Edit---Edit Object命令，按要求修改Properties中晶体管的宽度W，保存后重新进行反相器的扫描分析，观察晶体管大小改变后对VTC曲线的影响。
另：晶体管的宽度W也可以在inv_tran.sp文件中直接改变M1或者M2描述语句中W后的数值。
晶体管宽度W修改要求：示例中nmos晶体管M1和pmos晶体管M2大小相同，长L=2，宽W=22。
修改时要求（I）修改pmos晶体管M2的宽度，nmos晶体管M1大小保持不变，使得M1<M2；（II）修改nmos晶体管M1的宽度，pmos晶体管M2大小保持不变，使得M1> M2。
5、观察电源电压比对VTC曲线的影响：修改电源电压vvdd的电压值，查看电源电压改变对VTC曲线的影响。
4. 实验结果4.1反相器的电路图4.2加入输入电压信号及反相器的spicce文件4.3 反相器的仿真曲线分析：通过上图的仿真曲线，我们可以看到，当输入为高电平时，其输出为低电平，当输入为低电平的时候，其输出为高电平，显然满足我们所要求的反相器功能。
4.4反相器的瞬时分析4.4.1 spice文件中加入时间分析语句以及其仿真曲线4.4.2 out文件分析分析：下降时间fall time为 1.7102e-009; 上升时间rise time 为1.6705e-009;TPHL=1.2326e-009 ; TPLH=-4.5352e-010;TP =(TPHL+TPLH)= 7.7927e-104.4.3修改pmos晶体管M2(w=45u)，nmos晶体管M1大小保持不变，使得M1<M2；1)spice文件和out文件分析分析：下降时间fall time为 1.6949e-009; 上升时间rise time 为1.8146e-009;TPHL=4.5976e-010; TPLH=2.4134e-010;TP =(TPHL+TPLH)= 3.5055e-104.4.4修改nmos晶体管M1（W=45u），pmos晶体管M2大小保持不变，使得M1> M2。
1）pice文件和out 文件分析分析：下降时间fall time为1.3795e-009; 上升时间rise time 为1.3060e-009;TPHL=1.8695e-010; TPLH=-1.1460e-010;TP =(TPHL+TPLH)= 3.6175e-10总结：通过对比上面对nmos和pmos的宽度修改的对比，我们显然发现其门延迟TP明显的减小，即增大其某一晶体的宽度，能够减小电路的门延迟。
4.5反相器的直流分析反相器的电路图和spice文件仿真曲线：4.5.1修改nmos晶体管M1（W=100u），pmos晶体管M2大小保持不变，使得M1> M2M1<M2；分析：通过对比上面三个VTC曲线，我们发现通过改变mos晶体管的宽度，可以改变VTC曲线的形状，我们发现增大Nmos的宽度，VTC曲线的线性区域左移，增大pmos的宽度，VTC曲线的线性区域右移。
所以可以通过设计mos晶体管的尺寸可以得到我们所要的VTC曲线，进而设计我们的电路。
4.5.3观察电源电压比对VTC曲线的影响：1）修改电源电压vvdd=1v时：2）修改电源电压vvdd=10v分析：通过对比电源电压的改变对VTC曲线的影响，我们发现，当电源电压vvdd 较小时，其线性区域左移，相反，当电源电压vvdd较大时，其线性区域右移。
所以，我们可以通过改变和设计电源电压同样可以得到我们所需要的VTC曲线，进而设计我们所需要的电路。
5. 实验结论通过本次实验，我们可以分别对反相器做瞬时分析和直流分析，并绘制电路的VTC曲线，通过改变某一mos 晶体管的宽度，我们发现其线性区域会发生变化，而且改变电源电压的大小，同样可以影响VTC曲线的形状。
实验三、静态组合电路设计1. 实验目的：1、熟悉静态互补组合电路设计方法；2、掌握静态组合电路测试方法；3、了解不同实现方式对静态组合电路性能的影响。
2. 实验内容：F ；1、自行选择一个静态逻辑表达式，例如AB2、绘制静态互补方式逻辑电路图；3、采用有比逻辑实现逻辑电路；4、对静态逻辑电路分别进行瞬时分析；5、观察不同实现方式对电路性能的影响；6、观察电源电压对电路性能的影响。
3. 实验步骤1、绘制与非门电路图2、与非门瞬时分析（1）加入测试上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并手工计算与非门的门延迟tp。
（2）在nand_tran.sp文件中直接改变晶体管描述语句中W后的数值，修改晶体管的宽度W，保存后重新进行与非门的瞬态分析，并测量输出的下降延迟（tf）、上升时间（tr）、从输入到输出的延迟（tpHL，tpLH），并计算与非门的门延迟tp。
观察晶体管大小改变后对延迟的影响。
3、采用有比逻辑实现相同功能电路，并对其进行瞬态分析。
4、分析不同实现方式对电路性能的影响。
5、修改电源电压vvdd的电压值，查看电源电压改变对VTC曲线的影响。
4.实验结果4.1与非门电路图Spice文件：与非门的仿真曲线：功能分析：通过仿真曲线的分析，当输入A、B同时为高电平时，输出F为低电平；当输入A为低电平时，B为高电平时，输出F为高电平；当输入A为高电平时，输入B为低电平时，其输出F为高电平。
所以通过上面的功能分析，我们可以发现我们所设计的电路实现了与非门的功能。
4.2 与非门的瞬时分析1）在spice 文件中加入时间分析语句及out文件的分析分析：下降时间fall time为 1.8274e-009; 上升时间rise time 为2.1371e-009;TPHL=1.0552e-009; TPLH=-1.1383e-009;TP =(TPHL+TPLH)= 1.09675e-0094.2.1 修改nmos的宽度W=45u的out结果文件分析分析：下降时间fall time为 1.5066e-009; 上升时间rise time 为2.0545e-009;TPHL=1.7249e-009; TPLH=-3.0750e-010;TP =(TPHL+TPLH)= 1.0162e-0094.2.2修改pmos的宽度W=45u的结果文件分析分析：下降时间fall time为 1.8214e-009; 上升时间rise time 为1.6748e-009;TPHL=2.5566e-0010; TPLH=1.8202e-009;TP =(TPHL+TPLH)= 1.0379e-009总结：通过对比上面对nmos和pmos的宽度修改的对比，我们显然发现其门延迟TP明显的减小，即增大其某一晶体的宽度，能够减小电路的门延迟。