双极型集成电路的工艺与图设计
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超大规模集成电路.pptx
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1）P阱CMOS集成电路工艺过程简介
一、硅片制备 二、前部工序
Mask 掩膜版
CHIP
29
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• 掩膜1： P阱光刻
Si-衬底
P-well
具体步骤如下： 1．生长二氧化硅：
SiO2
Si-衬底
30
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2．P阱光刻： 涂胶、掩膜对准、曝光、显影、刻蚀
§1 双极型（NPN）集成电路工艺 (典型的PN结隔离工艺)
1
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思考题
1.与分立器件工艺有什么不同？ 2.埋层的作用是什么？ 3.需要几块光刻掩膜版(mask)? 4.每块掩膜版的作用是什么？ 5.器件之间是如何隔离的？ 6.器件的电极是如何引出的？
2
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1.衬底准备 2.第一次光刻——N+隐埋层扩散孔光刻
18
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1.P阱CMOS工艺
P阱CMOS工艺以N型单晶硅为衬底， 在其上制作P阱。NMOS管做在P阱内， PMOS管做在N型衬底上。
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P阱CMOS工艺
电连接时，P阱接最负电位，N衬底接最正 电位，通过反向偏置的PN结实现PMOS器件和 NMOS器件之间的相互隔离。P阱CMOS芯片剖 面示意图见下图。
艺有时已不满足要求，双阱工艺应 运而生。
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双阱CMOS工艺
• 通常双阱CMOS工艺采用的原始材料是在 N+或P+衬底上外延一层轻掺杂的外延层， 然后用离子注入的方法同时制作N阱和P阱。
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双阱CMOS工艺
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1）P阱CMOS集成电路工艺过程简介
一、硅片制备 二、前部工序
Mask 掩膜版
CHIP
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• 掩膜1： P阱光刻
Si-衬底
P-well
具体步骤如下： 1．生长二氧化硅：
SiO2
Si-衬底
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2．P阱光刻： 涂胶、掩膜对准、曝光、显影、刻蚀
§1 双极型（NPN）集成电路工艺 (典型的PN结隔离工艺)
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思考题
1.与分立器件工艺有什么不同？ 2.埋层的作用是什么？ 3.需要几块光刻掩膜版(mask)? 4.每块掩膜版的作用是什么？ 5.器件之间是如何隔离的？ 6.器件的电极是如何引出的？
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1.衬底准备 2.第一次光刻——N+隐埋层扩散孔光刻
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1.P阱CMOS工艺
P阱CMOS工艺以N型单晶硅为衬底， 在其上制作P阱。NMOS管做在P阱内， PMOS管做在N型衬底上。
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P阱CMOS工艺
电连接时，P阱接最负电位，N衬底接最正 电位，通过反向偏置的PN结实现PMOS器件和 NMOS器件之间的相互隔离。P阱CMOS芯片剖 面示意图见下图。
艺有时已不满足要求，双阱工艺应 运而生。
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双阱CMOS工艺
• 通常双阱CMOS工艺采用的原始材料是在 N+或P+衬底上外延一层轻掺杂的外延层， 然后用离子注入的方法同时制作N阱和P阱。
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双阱CMOS工艺
集成电路中的双极性和CMOS工艺
集成电路是将多个器件及其之间的连线制作在同一个 基片上，使器件结构和分立元件有所不同，即产生寄生的 有源器件和无源器件。寄生效应对电路的性能有一定的影 响，下图是做在一个基片上的两个双极性晶体管，它们之 间会相互影响，因此各个元件之间的隔离是集成电路中必 须考虑的问题。
（3）集成电路中进行隔离的方法
N阱光刻：
涂胶 光源
腌膜对准
曝光
显影
刻蚀（等离子体刻蚀）
去胶
N阱掺杂：
P+
N-well
P掺杂（离子注入）
去除氧化膜
3、光刻2---有源区光刻
N-well
SiO2隔离岛
N-well
N+ P-Si
N+
P+
N-well
P+
淀积二氧化硅与氮化硅 光刻有源区 场区氧化 去除有源区的氮化硅与二氧化硅
E P+ n+
B
C
S
C
B
E
n+
p
n+
n
n+ P+ n+
n
p
n+
P+
P-Si
二、双极性工艺流程
典型的pn结隔离工艺是实现集成电路制造的最 原始工艺，迄今为止产生的双极型集成电路制造 工艺都是在此基础上为达到特定的目的增加适当 的工序来完成的。这里以pn结隔离的npn晶体管的 形成过程为例，介绍双极型集成电路的制造工艺。
在光刻接触孔后，若 采用金属铝作为电极引 线，则需要进行铝的淀 积。
9:第六次光刻----反刻铝
此次反刻的目的是 在不需要铝线的地方 将上步工艺中淀积的 铝刻蚀掉。
双极型集成电路器件具有速度高、驱动 能力强、模拟精度高的特点，但是随着集 成电路发展到系统级的集成，其规模越来 越大，却要求电路的功耗减少，而双极型 器件在功耗和集成度方面无法满足这些方 面的要求。CMOS电路具有功耗低、集成度 高和抗干扰能力强的特点，下面就对CMOS 进行简要讲解。
双极型集成电路制造工艺
双极型集成电路（Bipolar）制造工艺双极集成电路基础有源器件：双极晶体管无源器件：电阻、电容、电感等双极IC：数字集成电路、模拟和微波集成电路特点：速度快、稳定性好、负载能力强新型双极晶体管：异质结双极晶体管多晶硅发射极双极晶体管B E C•埋层•外延层•隔离区•基区•发射区和集电区•金属化PN结隔离的NPN晶体管•钝化层•几个概念–有源区:硅片上用于制造元器件的区域–场区:没有制作元器件的区域•埋层•外延层•隔离区•基区•发射区和集电区•金属化•钝化层介质(厚氧化层)隔离的NPN晶体管如何制造双极晶体管？双极晶体管是基于平面工艺，在硅表面加工制造出来的元器件隔离方法：PN结隔离、PN结对通隔离、介质—PN结混合隔离、全介质沟槽隔离PN结隔离PN结对通隔离轻掺杂的外晶体管延层PNP晶体管(横向PNP和衬底PNP)C EN C EB B P PP P横向PNP晶体管B EP CN+N+ N-epiP-subs衬底PNP晶体管pn结隔离SBC结构工艺流程pn结隔离SBC结构工艺流程n+埋层的设计n+埋层的两个作用①减小晶体管收集区串联电阻②减弱寄生PNP管效应考虑二个要点①选固溶度大的杂质以减小埋层的电阻率②选扩散系数小的杂质以减小后续高温工艺中n+埋层向外延层的扩散外延生长的设计外延层电阻率隔离区的设计z确保p+隔离扩散穿透整个n型外延层,和p型衬底相通z隔离扩散过程中外延层的下推距离集电极深接触的设计①进一步降低集电极串联电阻②集电极欧姆接触穿透外延层和埋层相连③使用“磷穿透”工艺两个不利因素：①增加工艺的复杂性n+②加大集电极和基区之间的距离基区形成的设计考虑z为提高电流放大倍数β值和减小基区渡越时间，要求基区宽度W小，基区的掺杂浓度N低b b太低时，在较高工作电压下，集电结和发射结z Nb空间电荷区容易相连会造成穿通现象，而且低Nb 也会加大基区电阻.小到一定限度，也要求提高基区的浓度防止基z Wb区穿通依据实际情况折衷考虑。
双极工艺
35
V型槽介质隔离互补双极工艺
• 优点是在体硅上制造晶体管的传输特性比 在外延硅层上制造的晶体管要好得多，寄生 电容也大大降低，
• 最大的缺点是集成度低，单晶材料的磨抛 处理也很困难，限制了该技术的发展
36
互补双极工艺技术的重大突破
• 目前美国国家半导体公司（NS）实现了互 补双极工艺技术的一项重大破——VIP10。 互补双极晶体管无论采用 NPN 还是 PNP 设计，均较其他晶体管更能为新一代的高性 能、高速度放大器提供所需的功能
• BCD是一种单片集成工艺技术。1986年由 意法半导体（ST）公司率先研制成功，这 种技术能够在同一芯片上制作双极管 Bipolar-CMOS-DMOS 器件，称为BCD 工艺
28
BCD工艺
• BCD工艺把双极器件和CMOS器件同时制 作在同一芯片上。它综合了双极器件高跨导、 强负载驱动能力和CMOS集成度高、低功耗 的优点，使其互相取长补短，发挥各自的优 点。
集电区 (N型外延层)
C
S
P+
n+
p
n+
P+
n-epi
n+-BL
P-Si
四层三结结构的双极晶体管
衬底(P型)
双极集成电路元件断12 面图
EB
C
S
P+
n+
p
n+
P+
n-epi
n+-BL
P-Si
等效电路
B(p) pnp
E(n+)
npn C(n)
S(p)
双极集成电路等效13电路
采用双极工艺制造集成电路
9
双极集成电路中元件的隔离
V型槽介质隔离互补双极工艺
• 优点是在体硅上制造晶体管的传输特性比 在外延硅层上制造的晶体管要好得多，寄生 电容也大大降低，
• 最大的缺点是集成度低，单晶材料的磨抛 处理也很困难，限制了该技术的发展
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互补双极工艺技术的重大突破
• 目前美国国家半导体公司（NS）实现了互 补双极工艺技术的一项重大破——VIP10。 互补双极晶体管无论采用 NPN 还是 PNP 设计，均较其他晶体管更能为新一代的高性 能、高速度放大器提供所需的功能
• BCD是一种单片集成工艺技术。1986年由 意法半导体（ST）公司率先研制成功，这 种技术能够在同一芯片上制作双极管 Bipolar-CMOS-DMOS 器件，称为BCD 工艺
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BCD工艺
• BCD工艺把双极器件和CMOS器件同时制 作在同一芯片上。它综合了双极器件高跨导、 强负载驱动能力和CMOS集成度高、低功耗 的优点，使其互相取长补短，发挥各自的优 点。
集电区 (N型外延层)
C
S
P+
n+
p
n+
P+
n-epi
n+-BL
P-Si
四层三结结构的双极晶体管
衬底(P型)
双极集成电路元件断12 面图
EB
C
S
P+
n+
p
n+
P+
n-epi
n+-BL
P-Si
等效电路
B(p) pnp
E(n+)
npn C(n)
S(p)
双极集成电路等效13电路
采用双极工艺制造集成电路
9
双极集成电路中元件的隔离
双极型电路
双极型电路
在半导体内，多数载流子和少数载流子两种极性的载流子（空穴和电子）都参与有源元件的导电，如通常的NPN或PNP双极型晶体管。
以这类晶体管为基础的单片集成电路，称为双极型集成电路。
以通常的NPN或PNP型双极型晶体管为基础的单片集成电路。
它是1958年世界上最早制成的集成电路。
双极型集成电路主要以硅材料为衬底，在平面工艺基础上采用埋层工艺和隔离技术，以双极型晶体管为基础元件。
按功能可分为数字集成电路和模拟集成电路两类。
在数字集成电路的发展过程中，曾出现了多种不同类型的电路形式，典型的双极型数字集成电路主要有晶体管-晶体管逻辑电路(TTL)，发射极耦合逻辑电路(ECL)，集成注入逻辑电路(I2L)。
TTL电路形式发展较早，工艺比较成熟。
ECL电路速度快，但功耗大。
I2L电路速度较慢，但集成密度高。
同金属-氧化物-半导体集成电路相比，双极型集成电路速度快，广泛地应用于模拟集成电路和数字集成电路。
双极型集成电路是最早制成集成化的电路，出现于1958年。
双极型集成电路主要以硅材料为衬底，在平面工艺基础上采用埋层工艺和隔离
技术，以双极型晶体管为基础元件。
它包括数字集成电路和线性集成电路两类。
BiCMOS集成电路的基本制造工艺
半导体集成电路
1 以双极工艺为基础的P阱BiCMOS工艺
半导体集成电路
2 以双极型工艺为基础的双埋层双阱BiCMOS器件剖面图
• 这种结构的特点是采用N＋及P＋双埋层双阱 结构，采用薄外延层来实现双极器件的高截止 频率和窄隔离宽度。 • 此外，利用CMOS工艺的第二层多晶硅做双极 器件的多晶硅发射极，不必增加工艺就能形成 浅结和小尺寸发射极。
半导体集成电路
小结：
BiCMOS工艺是把双极器件和CMOS器件制做在 同一芯片上。它综合了两种器件的优点，给高速 度、高集成度、高性能的LSI及VLSI 的发展开辟 了一条新的道路。优势互补、取长补短。 BiCMOS工艺可分为两大类：一类是以CMOS工 艺为基础的；另一类是以标准双极工艺为基础的。 以标准双极工艺为基础的BiCMOS工艺对保证器 件中的双极器件有利。影响BiCMOS工艺器件性 能的主要是双极部分，因此以标准双极工艺为基 础的BiCMOS工艺用得较多。
3 采用多晶硅发射极以提高速度； 4 在P阱中制作横向NPN管，提高NPN管使用范 围。
半导体集成电路
横向NPN
B
C
E
C
D
G
S
C
G
C
P+ N+ N+ N+
P阱
N+
P阱
N+
P+
P+
N-—SUB
半导体集成电路
2 N阱CMOS为基础的BiCMOS
主要缺点：
NPN管的 集电极串连电 阻太大。
半导体集成电路
保证CMOS器件性能 保证双极器件性能
半导体集成电路
BiCMOS工艺分类
• BiCMOS工艺技术大致可以分为两类：分
双极型功率集成电路设计探讨
７ ７１ ６ ７ ６ １ ６ ５ ．１ ９ ７ ．５ ５
８ ９４ ４ ７０ ９ Ｏ ３３ １ －０ ０ ．５ ４ ．７ Ｅ— ４ －１ Ｅ ６
８０ ０ ７ ３ ５ Ｏ ３ ５ ５ －０ ． ２ １一 ４ ．２ Ｅ ６
从 表 １中可 以看 出 ， 同条 宽 的 电阻 ， 电阻方 块值 有 不 其 所偏差 ， 般条 宽大 的误 差会小 一些 。三 种 电阻 的 Ｐ型杂 一 质注入 浓 度从高 到低 为 ：Ｐ 、Ｂ 、ＭＬ， 度越 低 ， 温度 Ｐ Ｌ Ｐ ＳＰ 浓 其
２ １ 年第 ３ ０２ 期 安 徽 电子信 息 职业 技 术 学 院学 报 Ｎ ． ２ １ ０ ０ ２ＣＬＥＦ ＥＲ Ｉ＆ ＦＭ ＩＴＨ ＬＹＧ ｎ ｒ ｏ ０Ｖ １ ０ Ｏ ＮＯ ＮＩ ＣＩ Ｌ ＬＧ ＣＯＣ Ｉ Ｒ ＴＮ Ｃ ＯＧ ｅｅａ Ｎ ． ｏ． Ｕ ＡＦ Ｈ ＡＯ Ｅ Ｅ Ｔ Ｎ Ｎ ＡＯ ＥＮ Ｏ Ａ Ｖ Ｎ Ｏ ＯＬ Ｓ Ｏ ｌ ６ １ １
近于 ０ 因此是 现在 的主流 。 ，
口
１６ ０一 ０２×１ ．
（ ．） １１
－ ｏ８ ．６× １ ０
ｃ
（． １ ２）
早在 Ｃ Ｓ ＭＯ 集成电路之前 ，主要流行 的是双极
Ｏ ＝－ ｍＶ／ ｃ Ｔ ２ 。
（ ．） １３
＋Ｋ Ｏ ｒ Ｖ
．
：ｏ
（． １４）
特性越 差 。
系数 ， 典型值是一 ｍ ／ 一般认为二极管常 ２ Ｖ ℃，
种带 隙基准 源 时 ， 就要 尽量 考虑 到 以上 的这些 问题 ，
通过线路和版图的设计 ， 使其影响最小。 １ 表 是无锡
方向 ： 号与信息处理 。 信
圜困固囫
方 菁 — 极 功 集 电 设 探 —双型率成路计讨
８ ９４ ４ ７０ ９ Ｏ ３３ １ －０ ０ ．５ ４ ．７ Ｅ— ４ －１ Ｅ ６
８０ ０ ７ ３ ５ Ｏ ３ ５ ５ －０ ． ２ １一 ４ ．２ Ｅ ６
从 表 １中可 以看 出 ， 同条 宽 的 电阻 ， 电阻方 块值 有 不 其 所偏差 ， 般条 宽大 的误 差会小 一些 。三 种 电阻 的 Ｐ型杂 一 质注入 浓 度从高 到低 为 ：Ｐ 、Ｂ 、ＭＬ， 度越 低 ， 温度 Ｐ Ｌ Ｐ ＳＰ 浓 其
２ １ 年第 ３ ０２ 期 安 徽 电子信 息 职业 技 术 学 院学 报 Ｎ ． ２ １ ０ ０ ２ＣＬＥＦ ＥＲ Ｉ＆ ＦＭ ＩＴＨ ＬＹＧ ｎ ｒ ｏ ０Ｖ １ ０ Ｏ ＮＯ ＮＩ ＣＩ Ｌ ＬＧ ＣＯＣ Ｉ Ｒ ＴＮ Ｃ ＯＧ ｅｅａ Ｎ ． ｏ． Ｕ ＡＦ Ｈ ＡＯ Ｅ Ｅ Ｔ Ｎ Ｎ ＡＯ ＥＮ Ｏ Ａ Ｖ Ｎ Ｏ ＯＬ Ｓ Ｏ ｌ ６ １ １
近于 ０ 因此是 现在 的主流 。 ，
口
１６ ０一 ０２×１ ．
（ ．） １１
－ ｏ８ ．６× １ ０
ｃ
（． １ ２）
早在 Ｃ Ｓ ＭＯ 集成电路之前 ，主要流行 的是双极
Ｏ ＝－ ｍＶ／ ｃ Ｔ ２ 。
（ ．） １３
＋Ｋ Ｏ ｒ Ｖ
．
：ｏ
（． １４）
特性越 差 。
系数 ， 典型值是一 ｍ ／ 一般认为二极管常 ２ Ｖ ℃，
种带 隙基准 源 时 ， 就要 尽量 考虑 到 以上 的这些 问题 ，
通过线路和版图的设计 ， 使其影响最小。 １ 表 是无锡
方向 ： 号与信息处理 。 信
圜困固囫
方 菁 — 极 功 集 电 设 探 —双型率成路计讨
第八章双极型集成电路1
2020/7/13
47
接触孔和通孔
金属2
金属1
金属1
通
孔
接触 孔
金属2
2020/7/13
48
补充2：芯片封装工艺
2020/7/13
49
（1）封装工序流程
2020/7/13
50
（2）管芯分割工艺
2020/7/13
51
（3）芯片粘贴
2020/7/13
52
（4）引线键合
2020/7/13
53
（5）模压（塑封） （6）封装分类
• 氮化硅的化学气相淀积：中等温度(780～ 820℃)的LPCVD或低温(300℃) PECVD方法 淀积
2020/7/13
41
3、物理气相淀积(PVD)
• 蒸发：在真空系统中，金属原子获得足够的 能量后便可以脱离金属表面的束缚成为蒸汽 原子，淀积在晶片上。按照能量来源的不同 ，有灯丝加热蒸发和电子束蒸发两种
• 热分解淀积法
2020/7/13
32
进行干氧和湿氧氧化的氧化炉示意图
2020/7/13
33
2020/7/13
34
2、化学气相淀积(CVD)
• 化学气相淀积(Chemical Vapor Deposition)：通 过气态物质的化学反应在衬底上淀积一层薄膜材 料的过程
• CVD技术特点：
– 具有淀积温度低、不消耗衬底材料、薄膜成分 和厚度易于控制、均匀性和重复性好、台阶覆 盖优良、适用范围广、设备简单等一系列优点
• 作为集成电路的隔离介质材料
• 作为电容器的绝缘介质材料
• 作为多层金属互连层之间的介质材料
• 作为对器件和电路进行钝化的钝化层 材料
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王向展
2020年9月19日4时39分
14
集成电路原理与设计 六种集成二极管的特性比较
王向展
2020年9月19日4时39分
15
集成电路原理与设计
二极管接法的选择由电路对正向压降、动态电阻、电容、 存储时间和击穿电压的不同要求来决定。其中，最常用的有两 种： • BC结短接二极管，因为没有寄生PNP效应，且存储时间最
采用了梳状发射极和基极结构，增宽了电流通路的截面 积，允许通过更大的电流，发射区采用狭长条以减小趋边 （集边）效应。
图3.7 功率管的图形
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2020年9月19日4时39分
12
集成电路原理与设计
§ 3.4 双极型IC中的集成二极管
在IC中，集成二极管的结构除单独的BC结外，通常由晶 体管的不同连接方式而构成多种形式，并不增加IC工序，而 且可以使二极管的特性多样化，以满足不同电路的需要。
王向展
2020年9月19日4时39分
11
集成电路原理与设计
双基极条图形 是IC中常用的一种图形，允许通过更大的电流，其面积
比单基极条稍大，所以特征频率稍低；但基极电阻为单基极 条的一半，其最高振荡频率比单基极条的高。 型和型集电极图形
增大了集电极面积，其主要特点是集电极串联电阻小， 饱和压降低，可通过较大的电流，一般作输出管。 双极型功率管的版图图形
王向展
2020年9月19日4时39分
2
集成电路原理与设计
本章重点
1、双极集成电路的寄生效应 2、TTL、S/LSTTL、AS/ALSTTL、ECL电路的
电路结构，工作原理和特点的分析与比较。
王向展
2020年9月19日4时39分
3
集成电路原理与设计
§ 3.1 双极型IC的隔离技术
3.1.1 pn结隔离技术
发射极工艺的原理
利用1%HF酸对PSG的腐蚀速度5nm/s，而对SiO2的为 0.125nm/s，1分钟可将300nm的PSG漂尽，而SiO2只去掉 7.5nm，因此E极窗口被“泡”出后，周围的SiO2腐蚀很少。
王向展
2020年9月19日4时39分
8
集成电路原理与设计
3.2.2 第二代等平面工艺
在等平面I工艺的基础上，将发射极与介质隔离墙相接， 使得器件尺寸和寄生电容，这主要是因为在掩模版和硅片 上刻制长而窄的矩形比刻一个宽度相同但短的矩形容易得多。 所以，等平面II工艺的发射区比等平面I的小，其CBE也小。其 集电区面积比泡发射极工艺小70%以上，比第一代等平面工 艺小40%以上。
王向展ቤተ መጻሕፍቲ ባይዱ
2020年9月19日4时39分
5
集成电路原理与设计
3.1.2 等平面隔离技术
利用Si的局部氧化 LOCOS工艺实现pn结 – 介 质混合隔离技术，有利于 缩小管芯面积和减小寄生 电容。
王向展
图3.3 等平面隔离工艺制成的晶体管剖面图和版图
2020年9月19日4时39分
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集成电路原理与设计
§ 3.2 双极型晶体管制造工艺
集成电路原理与设计
第三章 双极型集成电路的工艺与版图设计
§ 3.1 双极型IC的隔离技术
3.1.1 pn结隔离技术
3.1.2 等平面隔离技术
§ 3.2 双极型晶体管制造工艺
3.2.1 泡发射极工艺 3.2.2 等平面II工艺
§ 3.3 集成npn管的版图设计
3.3.1 集成npn管电极配置 3.3.2 典型的晶体管版图图形
§ 3.4 双极IC中的集成二极管
3.4.1 集成二极管的构成方式 3.4.2 集成二极管的剖面示意图
王向展
2020年9月19日4时39分
1
集成电路原理与设计
§ 3.5 横向pnp、纵向pnp晶体管的结构与特点
3.5.1 横向pnp晶体管 3.5.2 纵向pnp管（衬底pnp晶体管）
§ 3.6 双极型IC对材料、工艺的要求 § 3.7 双极工艺版图设计的一般规则 § 3.8 微电子集成电路的可测性设计
短，正向压降低，故一般DTL逻辑的输入端的门二极管都 采用此接法。 • 单独的BC结二极管，因为不需要发射结，所以面积可作得 很小，正向压降也低，且击穿电压高。
王向展
2020年9月19日4时39分
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集成电路原理与设计
§ 3.5 横向pnp、纵向pnp晶体管的结构与特点 3.5.1 横向pnp晶体管
图3.4 双极晶体管制造工艺演变 (a) 平面工艺 (b) 泡发射极工艺 (c) 等平面工艺 (d) 第二代等平面工艺
王向展
2020年9月19日4时39分
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集成电路原理与设计
3.2.1 泡发射极工艺
在发射区扩散后，用1%的HF酸“泡”（漂洗）出发射区 扩散窗口（包括发射极接触孔），此窗口即为E极接触孔，晶 体管尺寸减小，进而CBC、CBE，可与浅结工艺配合制出高 速、高集成度的IC。但由于Al在Si中的“渗透”较强，易造 成EB结短路，因此需采用新的多层金属化系统。
目的是使做在不同隔离 区的元件实现电隔离。 • 为降低集电极串联电阻rCS， 在P型衬底与n型外延之间 加一道n+埋层，提供IC的 低阻通路。 • 集电极接触区加磷穿透扩 散（应在基区扩散之前进 行） • 可采用对通隔离技术 图3.1 IC的结构 (a) 半导体IC (b) 混合IC (c) 等效电路
3.4.1 集成二极管的构成方式
图3.8 集成二极管的构成方式
王向展
2020年9月19日4时39分
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集成电路原理与设计
3.4.2 集成二极管的剖面示意图
图3.9 集成二极管的剖面图 (a) Vcb=0 (b) Ic=0 (c) Vcc=0 (d) Veb=0 (e) Ie=0 (f) 单独BC结
王向展
2020年9月19日4时39分
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集成电路原理与设计
对通隔离技术
在n+埋层扩散后，先进行p+浓硼下隔离扩散，去除氧化层 后，生长n型外延，然后在进行p+浓硼上隔离扩散的同时，做 纵向pnp管的发射区扩散，这样可缩短扩散时间，使横向扩散 尺寸大为降低，节省了芯片面积。
图3.2 对通隔离技术示意图
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集成电路原理与设计
§ 3.3 集成npn管的版图设计 3.3.1 集成npn管电极配置
图3.5 集成npn管电极配置实例
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集成电路原理与设计
3.3.2 典型的晶体管版图图形
图3.6 典型晶体管图形 (a) 双基极条管 (b) П 型集电极管(c) Γ 型集电极管