第六章 微处理器8086的总线结构和时序PPT课件
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第6章
微处理器8086的总线结构
和时序
mov ax,12h call display Jmp 1234h
6.1 8086系统总线结构
6.1 .1 系统总线及结构
1、总线：
是一组导线和相关的控制、驱动电
路的集合。是计算机系统各部件之间
传输地址、数据和控制信息的公共通
道。
地址总线（AB）
数据总线（DB）
–=0（接地）：工作于最大模式； –=1（接Vcc）：工作于最小模式。
1）地址总线、数据总线：
• AD15～AD0：三态 –地址/数据复用引脚。ALE=1时作为地 址线A16～A0，ALE=0时作为数据线 D16～D0。 –传送地址时为输出，传送数据时为双向。
• A19-A16/S6-S3：输出，三态 –地址/状态复用引脚。ALE=1时作为地 址线A19～A16，ALE=0时作为控制信号。
状态 译码器
CLK AEN CEN IOB
控制 逻辑
命令 信号 产生器
控制 信号 产生器
MRDC（MEMR） MWTC（MEMW） AMWC IORC （IOR） IOWC （IOW） AIOWC INTA （INTA）
DT/ R DEN MCE/PDEN ALE
MCE/PDEN: PIC主控级连 / IO设备数据输出控制信号 IOB=0时，PIC主控级连；否则，用于允许I/O总线收发器
数据/地址分离电路(最小模式)
8086
ALE BHE/S7 A19-A16 /S6-S3
AD15-AD0
CPU总线
8282或 ’373
STB
OE
8286或 ’245
DEN
OE
DT/ R
DIR
系统总线
BHE A19 - A0
地址总线
D15 - D0 数据总线
总线电路中常用的芯片 • 三态总线驱动器
2）控制总线：
• WR：输出，三态 –写选通信号，表示CPU正在写数据到 MEM或I/O设备。
• RD：输出，三态 –读信号，表示CPU正在从总线上读来自 于MEM或I/O设备的数据。
• M/IO：输出，三态 –区分是读写存储器还是读写I/O端口 （即地址总线上的地址是存储器地址还 是I/O端口地址）。
6.1.3 8086CPU的引线及功能
1、引脚定义的方法： • 每个引脚只传送一种信息（如RD） • 电平的高低代表不同的含义（如
M/IO） • 在不同模式下有不同的名称和定义
（如WR/LOCK） • 分时复用引脚（如AD15～AD0） • 引脚的输入、输出分别传送不同的
信息（如RQ/GT0）
2、最小模式下的主要引线 • MN/MX 工作模式控制
注：80286以后的CPU不再区分这两种工 作模式
。
最大模式下的连接示意图
时钟发 生器
8284A
8088 CPU
MN/MX
GND
ALE 地址 锁存器
8282
数据总线 缓冲器
8286
总线 控制器
8288
CLK
地址总线 数据总线 控制总线
• 8288总线控制器 • 最大模式下， 8288总线控制器产生某些
控制总线（CB）
2、总线分类
① 按相对 片内总线 CPU的位置 片外总线
② 按层次结构
CPU总线：CPU 其他部件 系统总线：主机I/O接口 外部总线：微机外设
3、系统总线的结构
（1）单总线结构
M
M
CPU
I/O
I/O
I/O
缺点：高速的存储器与低速的I/O接口竞争总线，影 响了存储器的读写速度
这种模式是单处理机模式，控制信号较少， 一般可不必外接总线控制器。
最小模式下的连接示意图
时钟发 生器
8284A
ALE
地址/数据
8086
地址 锁存器
8282
CPU DT/R
DEN
数据总线 缓冲器
8286
MN/MX Vcc
• •
地址总线 数据总线 控制总线
2、最大工作方式：
最大模式用于实现多微处理器系统， 在这种工作方式中，8086CPU 不直接提 供用于存储器或I/O读写的读写命令等控 制信号，而是将当前要执行的传送操作 类型编码为3个状态。此为多处理机模式， 控制信号较多，CPU必须通过总线控制 器与总线相连来产生这些控制信号。
– 驱动、隔离 – 单向、双向 • 锁存器 – 信息缓存（有些同时具有总线驱动
能力） – 信息分离（如地址与数据的分离）
① 三态总线驱动器
输入 OE
输入 OE
输出
输入 OE
输出
输入
OE
输出 输出
典型总线驱动器芯片
• 8286 / 74LS245 —— 8双向总线驱动器
–内部包含8个双向三态门
A0 A1Fra Baidu bibliotek
CPU不再提供的控制信号。 • 8288产生的信号包括：
– 独立的I/O控制命令：IORC、IOWC – 独立的存储器控制命令：MRDC、MWTC – 中断响应信号和总线控制信号
• 以上三组信号取代了最小模式的：
– ALE、WR、M/IO、DT/R、DEN、INTA
8288总线控制器逻辑框图
S0
S1 S2
• DEN：输出，三态 –数据总线允许信号。用来打开外部数据总 线缓冲器。表示CPU准备好接收和发送数据
• DT/R：输出，三态 –表明CPU正在传送还是接收数据，用来作 为外部数据总线缓冲器的方向控制；
• ALE：输出 –地址锁存允许信号，表示地址/数据总线上 传输的是地址信号。
➢以上三个信号的用法见下页图
（2）多总线结构
面向CPU的双总线结构
双总线结构
面向主存的双总线结构
多总线结构
① 双总线结构 a) 面向CPU的双总线结构
M CPU
I/O
I/O
I/O
缺点：存储器与I/O设备的数据传输必须通过CPU
b) 面向存储器的双总线结构
CPU
M
I/O
I/O
I/O
② 多总线结构 • 系统中拥有两个以上的总线
6.1.2 8086的两种工作方式
8086微处理器采用40条引脚的双列直插式 封装。采用分时复用的地址/数据总线，其部 分引脚具有两种功能。8086微处理器有两种 工作方式：
1、最小工作方式：
最小模式是由单微处理器组成的小系统， 在这种方式中，有8086CPU直接产生小系统 （存储器和I/O）所需要的全部控制信号。
8286
B0 B1
A2
74LS245
B2
A3
B3
A4
B4
A5
B5
A6
B6
A7
B7
OE
T
OE：输出允许。 T： 方向。 T=0，B→A；T=1，A→B
74LS244 —— 8总线驱动器
内部包含8个单向三态门，分为两 组分别控制
E1 E2 1A1 1A2 1组输入 1A3 1A4 2A1 2A2 2组输入 2A3 2A4
微处理器8086的总线结构
和时序
mov ax,12h call display Jmp 1234h
6.1 8086系统总线结构
6.1 .1 系统总线及结构
1、总线：
是一组导线和相关的控制、驱动电
路的集合。是计算机系统各部件之间
传输地址、数据和控制信息的公共通
道。
地址总线（AB）
数据总线（DB）
–=0（接地）：工作于最大模式； –=1（接Vcc）：工作于最小模式。
1）地址总线、数据总线：
• AD15～AD0：三态 –地址/数据复用引脚。ALE=1时作为地 址线A16～A0，ALE=0时作为数据线 D16～D0。 –传送地址时为输出，传送数据时为双向。
• A19-A16/S6-S3：输出，三态 –地址/状态复用引脚。ALE=1时作为地 址线A19～A16，ALE=0时作为控制信号。
状态 译码器
CLK AEN CEN IOB
控制 逻辑
命令 信号 产生器
控制 信号 产生器
MRDC（MEMR） MWTC（MEMW） AMWC IORC （IOR） IOWC （IOW） AIOWC INTA （INTA）
DT/ R DEN MCE/PDEN ALE
MCE/PDEN: PIC主控级连 / IO设备数据输出控制信号 IOB=0时，PIC主控级连；否则，用于允许I/O总线收发器
数据/地址分离电路(最小模式)
8086
ALE BHE/S7 A19-A16 /S6-S3
AD15-AD0
CPU总线
8282或 ’373
STB
OE
8286或 ’245
DEN
OE
DT/ R
DIR
系统总线
BHE A19 - A0
地址总线
D15 - D0 数据总线
总线电路中常用的芯片 • 三态总线驱动器
2）控制总线：
• WR：输出，三态 –写选通信号，表示CPU正在写数据到 MEM或I/O设备。
• RD：输出，三态 –读信号，表示CPU正在从总线上读来自 于MEM或I/O设备的数据。
• M/IO：输出，三态 –区分是读写存储器还是读写I/O端口 （即地址总线上的地址是存储器地址还 是I/O端口地址）。
6.1.3 8086CPU的引线及功能
1、引脚定义的方法： • 每个引脚只传送一种信息（如RD） • 电平的高低代表不同的含义（如
M/IO） • 在不同模式下有不同的名称和定义
（如WR/LOCK） • 分时复用引脚（如AD15～AD0） • 引脚的输入、输出分别传送不同的
信息（如RQ/GT0）
2、最小模式下的主要引线 • MN/MX 工作模式控制
注：80286以后的CPU不再区分这两种工 作模式
。
最大模式下的连接示意图
时钟发 生器
8284A
8088 CPU
MN/MX
GND
ALE 地址 锁存器
8282
数据总线 缓冲器
8286
总线 控制器
8288
CLK
地址总线 数据总线 控制总线
• 8288总线控制器 • 最大模式下， 8288总线控制器产生某些
控制总线（CB）
2、总线分类
① 按相对 片内总线 CPU的位置 片外总线
② 按层次结构
CPU总线：CPU 其他部件 系统总线：主机I/O接口 外部总线：微机外设
3、系统总线的结构
（1）单总线结构
M
M
CPU
I/O
I/O
I/O
缺点：高速的存储器与低速的I/O接口竞争总线，影 响了存储器的读写速度
这种模式是单处理机模式，控制信号较少， 一般可不必外接总线控制器。
最小模式下的连接示意图
时钟发 生器
8284A
ALE
地址/数据
8086
地址 锁存器
8282
CPU DT/R
DEN
数据总线 缓冲器
8286
MN/MX Vcc
• •
地址总线 数据总线 控制总线
2、最大工作方式：
最大模式用于实现多微处理器系统， 在这种工作方式中，8086CPU 不直接提 供用于存储器或I/O读写的读写命令等控 制信号，而是将当前要执行的传送操作 类型编码为3个状态。此为多处理机模式， 控制信号较多，CPU必须通过总线控制 器与总线相连来产生这些控制信号。
– 驱动、隔离 – 单向、双向 • 锁存器 – 信息缓存（有些同时具有总线驱动
能力） – 信息分离（如地址与数据的分离）
① 三态总线驱动器
输入 OE
输入 OE
输出
输入 OE
输出
输入
OE
输出 输出
典型总线驱动器芯片
• 8286 / 74LS245 —— 8双向总线驱动器
–内部包含8个双向三态门
A0 A1Fra Baidu bibliotek
CPU不再提供的控制信号。 • 8288产生的信号包括：
– 独立的I/O控制命令：IORC、IOWC – 独立的存储器控制命令：MRDC、MWTC – 中断响应信号和总线控制信号
• 以上三组信号取代了最小模式的：
– ALE、WR、M/IO、DT/R、DEN、INTA
8288总线控制器逻辑框图
S0
S1 S2
• DEN：输出，三态 –数据总线允许信号。用来打开外部数据总 线缓冲器。表示CPU准备好接收和发送数据
• DT/R：输出，三态 –表明CPU正在传送还是接收数据，用来作 为外部数据总线缓冲器的方向控制；
• ALE：输出 –地址锁存允许信号，表示地址/数据总线上 传输的是地址信号。
➢以上三个信号的用法见下页图
（2）多总线结构
面向CPU的双总线结构
双总线结构
面向主存的双总线结构
多总线结构
① 双总线结构 a) 面向CPU的双总线结构
M CPU
I/O
I/O
I/O
缺点：存储器与I/O设备的数据传输必须通过CPU
b) 面向存储器的双总线结构
CPU
M
I/O
I/O
I/O
② 多总线结构 • 系统中拥有两个以上的总线
6.1.2 8086的两种工作方式
8086微处理器采用40条引脚的双列直插式 封装。采用分时复用的地址/数据总线，其部 分引脚具有两种功能。8086微处理器有两种 工作方式：
1、最小工作方式：
最小模式是由单微处理器组成的小系统， 在这种方式中，有8086CPU直接产生小系统 （存储器和I/O）所需要的全部控制信号。
8286
B0 B1
A2
74LS245
B2
A3
B3
A4
B4
A5
B5
A6
B6
A7
B7
OE
T
OE：输出允许。 T： 方向。 T=0，B→A；T=1，A→B
74LS244 —— 8总线驱动器
内部包含8个单向三态门，分为两 组分别控制
E1 E2 1A1 1A2 1组输入 1A3 1A4 2A1 2A2 2组输入 2A3 2A4