8086总线与时序
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8086总线时序
微机原理与接口技术
8086总线时序
1.1 总线周期的概念
微处理器在运行过程中是在时钟脉冲的控制下执行每一个操作的。每个时钟脉冲的持续时间称为一 个时钟周期，其频率称为主频（时钟频率）。时钟周期是CPU的基本时间单位。时钟周期越短，CPU执行 的速度就越快。例如，8086 CPU的主频为5 MHz，则其时钟周期为200 ns（纳秒）。
时钟周期与时钟频率互为倒数，即时钟周期（s）＝1/时钟频率（Hz）。 此外，1 MHz＝103 kHz＝106 Hz，故5 MHz＝5×106 Hz；1 s＝103 ms＝106 µs ＝109 ns。因此，若主频为5 MHz，则时钟周期＝1/(5×106 Hz)＝0.2×10-6 s＝ 0.2 µs＝200 ns。
8086最小模式下的总线读时序
8086总线时序
在T1状态，输出高电平。在T2状 态变为低电平，利用地址锁存器的下 降沿将20位地址信息和 BHE 信号锁存。
在T2～T4状态输出低电平，表示 从存储器或I/O端口读出数据。
整个周期内输出低电平，表示是 总线读周期，CPU是接收数据。
在T2～T3状态输出低电平，表示 允许数据传送。
复位时CPU内部各寄存器的初始状态
8086总线时序
在复位状态时，状态标志寄存器被清0，所以系统对来自INTR的请求是屏蔽的。因此，系统初始化时应使 用STI指令执行中断。CPU内部是用时钟脉冲来同步外部的RESET信号的，所以内部的RESET信号是在外部 RESET信号有效后的时钟的上升沿有效的。RESET信号变为高电平后的一个时钟周期，三态门就被置成高阻状 态，并且一直维持高阻状态，直到CPU脱离复位状态。在进入高阻状态的前半个时钟周期，三态门不起作用， 直到CLK遇到一个上升沿进入高阻状态。
8086总线时序
1.1 总线周期的概念
微处理器在运行过程中是在时钟脉冲的控制下执行每一个操作的。每个时钟脉冲的持续时间称为一 个时钟周期，其频率称为主频（时钟频率）。时钟周期是CPU的基本时间单位。时钟周期越短，CPU执行 的速度就越快。例如，8086 CPU的主频为5 MHz，则其时钟周期为200 ns（纳秒）。
时钟周期与时钟频率互为倒数，即时钟周期（s）＝1/时钟频率（Hz）。 此外，1 MHz＝103 kHz＝106 Hz，故5 MHz＝5×106 Hz；1 s＝103 ms＝106 µs ＝109 ns。因此，若主频为5 MHz，则时钟周期＝1/(5×106 Hz)＝0.2×10-6 s＝ 0.2 µs＝200 ns。
8086最小模式下的总线读时序
8086总线时序
在T1状态，输出高电平。在T2状 态变为低电平，利用地址锁存器的下 降沿将20位地址信息和 BHE 信号锁存。
在T2～T4状态输出低电平，表示 从存储器或I/O端口读出数据。
整个周期内输出低电平，表示是 总线读周期，CPU是接收数据。
在T2～T3状态输出低电平，表示 允许数据传送。
复位时CPU内部各寄存器的初始状态
8086总线时序
在复位状态时，状态标志寄存器被清0，所以系统对来自INTR的请求是屏蔽的。因此，系统初始化时应使 用STI指令执行中断。CPU内部是用时钟脉冲来同步外部的RESET信号的，所以内部的RESET信号是在外部 RESET信号有效后的时钟的上升沿有效的。RESET信号变为高电平后的一个时钟周期，三态门就被置成高阻状 态，并且一直维持高阻状态，直到CPU脱离复位状态。在进入高阻状态的前半个时钟周期，三态门不起作用， 直到CLK遇到一个上升沿进入高阻状态。
微机原理第5章80868088CPU总线操作与时序
读周期
CPU从内存或I/O设备读取数据的过程，包括地 址发送、数据读取和数据返回三个阶段。
写周期
CPU向内存或I/O设备写入数据的过程，包括地址发送、数据写入和数据返回三 个阶段。
03
数据传输过程
读周期
总结词
在读周期中，CPU从内存中读取数据。
详细描述
读周期是CPU从内存中读取数据的过程。在读周期开始时，CPU通过地址总线发送要读取的内存地址，然后通过 数据总线从内存中读取数据。这个过程需要多个时钟周期，具体取决于数据的存储位置和CPU的速度。
然而，随着总线技术的不断发展，也 面临着一些技术挑战。例如，如何提 高总线的传输效率、降低能耗以及优 化系统性能等。为了解决这些问题， 需要不断进行技术创新和改进。
展望
未来，CPU总线技术将继续发挥其在 微机原理中的重要作用。随着技术的 不断进步和应用需求的增加，总线技 术将更加成熟和多样化。同时，随着 人工智能、大数据等新兴技术的发展 ，总线技术也将与这些领域进行更深 入的融合，为解决实际问题提供更多 可能性。
8086/8088 CPU的总线结构
地址总线
用于传输地址信息，确定要访问的内存单元或I/O 端口。
数据总线
用于传输数据信息，实现数据在CPU和内存或I/O 设备之间的传输。
控制总线
用于传输控制信号，控制CPU和内存或I/O设备之 间的操作。
总线操作时序
时钟信号
用于同步总线上的操作，确保数据传输的正确 性。
中断源
指引发中断的事件或异常情况，如输入/输出设备、定时器、故障等。
中断向量
指中断处理程序的入口地址。
中断响应过程
保存程序计数器
当发生中断时，CPU会自动将当前的程序计数器（PC）值保存到堆栈 中，以便在中断处理完毕后能够正确返回到原程序。
8086总线的操作时序
2021年1月30日星期六
图1-8 最小模式下总线读周期时序
2.最小模式下的总线写周期
时序如图1-9所示，最基本的总线写周期也包括4个状态T1~T4， 必要时插入Tw。
2021年1月30日星期六
图1-9 最小模式下总线写周期时序
3.最小模式下总线请求与响应 8086最小模式下的总线控制信号由CPU直接产生，用于总线控制
2021年1月30日星期六
图1-13 可屏蔽中断响应周期时序
8086总线的操作时序
1.1 系统的复位和启动
复位操作的时序如图1-7所示。
2021年1月30日星期六
图1-7 系统复位时序
1.2 最小与最大模式总线读/写操作
1.最小模式下的总线读周期 时序如图1-8所示，一个最
基本的读周期包含有4个状态， 即T1、T2、T3、T4，必要时可插 入一个或几个Tw。
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总线请求与响应操作时序如图1-10所示。
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图1-10 总线请求与响应操作时序图
4.最大模式下的总线读周期
2021年1月30日星期六 Nhomakorabea图1-11 最大模式下总线读周期时序
5.最大模式下的总线写周期 时序图如图1-12所示。
2021年1月30日星期六
图1-12 最大模式下总线写周期时序
1.3 中断响应周期
8086有INTR、NMI两条中断请求信号输入引脚，用于外部中断，其 中NMI输入的是非屏蔽中断请求信号，上升沿触发，一旦该信号有效， 在现行指令执行完后立即中断，执行对应的中断处理程序，不需中断响 应周期。下面主要讨论INTR引起的可屏蔽中断响应周期，其时序图如图 1-13所示。
的信号是HOLD（总线保持请求信号，输入）、HLDA（总线保持响应 信号，输出）。当系统中其他部件，如DMA控制器，需要占用总线时， 向CPU发出总线请求信号。CPU收到有效的HOLD信号后，如果允许让 出总线，就在当前总线周期完成时，发出HLDA信号，同时使地址/数 据总线和控制总线处于高阻态，表示让出总线，在下一个时钟周期， 总线请求部件收到HLDA信号，获得总线控制权。在这期间，HOLD和 HLDA都保持高电平，直到总线请求部件完成对总线的占用后，使 HOLD变为低电平，撤销总线请求，CPU收到后，将HLDA信号变为低电 平，恢复对总线的控制。
图1-8 最小模式下总线读周期时序
2.最小模式下的总线写周期
时序如图1-9所示，最基本的总线写周期也包括4个状态T1~T4， 必要时插入Tw。
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图1-9 最小模式下总线写周期时序
3.最小模式下总线请求与响应 8086最小模式下的总线控制信号由CPU直接产生，用于总线控制
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图1-13 可屏蔽中断响应周期时序
8086总线的操作时序
1.1 系统的复位和启动
复位操作的时序如图1-7所示。
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图1-7 系统复位时序
1.2 最小与最大模式总线读/写操作
1.最小模式下的总线读周期 时序如图1-8所示，一个最
基本的读周期包含有4个状态， 即T1、T2、T3、T4，必要时可插 入一个或几个Tw。
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总线请求与响应操作时序如图1-10所示。
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图1-10 总线请求与响应操作时序图
4.最大模式下的总线读周期
2021年1月30日星期六 Nhomakorabea图1-11 最大模式下总线读周期时序
5.最大模式下的总线写周期 时序图如图1-12所示。
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图1-12 最大模式下总线写周期时序
1.3 中断响应周期
8086有INTR、NMI两条中断请求信号输入引脚，用于外部中断，其 中NMI输入的是非屏蔽中断请求信号，上升沿触发，一旦该信号有效， 在现行指令执行完后立即中断，执行对应的中断处理程序，不需中断响 应周期。下面主要讨论INTR引起的可屏蔽中断响应周期，其时序图如图 1-13所示。
的信号是HOLD（总线保持请求信号，输入）、HLDA（总线保持响应 信号，输出）。当系统中其他部件，如DMA控制器，需要占用总线时， 向CPU发出总线请求信号。CPU收到有效的HOLD信号后，如果允许让 出总线，就在当前总线周期完成时，发出HLDA信号，同时使地址/数 据总线和控制总线处于高阻态，表示让出总线，在下一个时钟周期， 总线请求部件收到HLDA信号，获得总线控制权。在这期间，HOLD和 HLDA都保持高电平，直到总线请求部件完成对总线的占用后，使 HOLD变为低电平，撤销总线请求，CPU收到后，将HLDA信号变为低电 平，恢复对总线的控制。
8086CPU系统、总线操作和时序
8086CPU系统、总线操作和时序8086CPU系统、总线操作和时序第⼀节 8086的引脚信号与功能回顾：8086/8088微型计算机的组成、结构及微机系统的⼯作过程，微机系统的存储器组织及相关概念。
本讲重点：8086/8088CPU的两种⼯作模式，8086/8088CPU的外部结构，即引脚信号及其功能。
讲授内容：⼀、 8086/8088微处理器⼯作模式及外部结构1．8086/8088CPU的两种⼯作模式为了适应各种使⽤场合，在设计8088/8086CPU芯⽚时，就考虑了其应能够使它⼯作在两种模式下，即最⼩模式与最⼤模式。
所谓最⼩模式，就是系统中只有⼀个8088/8086微处理器，在这种情况下，所有的总线控制信号，都是直接由8088/8086CPU 产⽣的，系统中的总线控制逻辑电路被减到最少，该模式适⽤于规模较⼩的微机应⽤系统。
最⼤模式是相对于最⼩模式⽽⾔的，最⼤模式⽤在中、⼤规模的微机应⽤系统中，在最⼤模式下，系统中⾄少包含两个微处理器，其中⼀个为主处理器，即8086/8086CPU，其它的微处理器称之为协处理器，它们是协助主处理器⼯作的。
与8088/8086CPU配合⼯作的协处理器有两类，⼀类是数值协处理器8087 另⼀类是输⼊/输出协处理器8089。
8087是⼀种专⽤于数值运算的协处理器，它能实现多种类型的数值运算，如⾼精度的整型和浮点型数值运算，超越函数（三⾓函数、对数函数）的计算等，这些运算若⽤软件的⽅法来实现，将耗费⼤量的机器时间。
换句话说，引⼊了8087协处理器，就是把软件功能硬件化，可以⼤⼤提⾼主处理器的运⾏速度。
8089协处理器，在原理上有点像带有两个DMA通道的处理器，它有⼀套专门⽤于输⼊/输出操作的指令系统，但是8089⼜和DMA控制器不同，它可以直接为输⼊/输出设备服务，使主处理器不再承担这类⼯作。
所以，在系统中增加8089协处理器之后，会明显提⾼主处理器的效率，尤其是在输⼊/输出操作⽐较频繁的系统中。
8086的总线操作和时序
指令周期
每条指令的执行包括取指令、译码和执行。执行一条指令 所需要的时间称为指令周期。 指令指令周期是由1个或多个总线周期组合而成。或者说， 指令周期可以被划分为若干个总线周期。 8086中的指令码最短的只需要一个字节，多的有6个字节。 多字节指令，取指（存储器读）就需要多个总线周期；在指 令的执行阶段，由于各种不同寻址方式，需要的总线周期个 数也各不相同。因此8086的指令周期是不等长的。 对于 8086CPU 来说，在 EU执行指令的时候，BIU 可以取下一 条指令。由于 EU 和 BIU 可以并行工作， 8086 指令的最短执行 时间可以是两个时钟周期，一般的加、减、比较、逻辑操作 是几十个时钟周期，最长的为 16 位乘除法约要 200 个时钟周 期。
演示
5.2 处理器总线
外部特性表现在其引脚信号上，学习时 请特别关注以下几个方面： 指引脚信号的定义、作用； ⑴ 引脚的功能 ⑵ 信号的流向 ⑶ 有效电平 ⑷ 三态能力
输出正常的低电平、高 电平外，还可以输出高 阻的第三态 通常采用英文单词或其缩 写表示
信号从芯片向外输出， 还是从外部输入芯片 ， 或者是双向的
总线周期
是指CPU通过总线操作与外部（存储器或I/O端口）进行 一次数据交换的过程。 根据总线操作功能的不同，有多种不同的总线周期。如存 储器读周期、存储器写周期、I/O读周期、I/O写周期等。
8086的基本总线周期需要4个时钟周期
4个时钟周期编号为T1、T2、T3和T4 总线周期中的时钟周期也被称作“T状态” 时钟周期的时间长度就是时钟频率的倒数
“引脚” 小结 CPU引脚是系统总线的基本信号 可以分成三类信号 16位数据线：D0 ~ D15 20位地址线：A0 ~ A19 控制线：
8086总线周期时钟周期
17
2. 总线接口部件 BIU 负责CPU与存储器、I/O设备之间传送数据、地址、 状态及控制信息。 组成：
● 4个段地址寄存器（CS、DS、ES、SS） ● 16位的指令指针寄存器IP(Instruction Pointer) ● 20位的地址加法器 ● 6字节的指令队列缓冲器 ● 总线控制逻辑
注意：一个存储单元的物理地址是惟一的，而它对应 的逻辑地址是不惟一的。
30
（3）指令指针寄存器IP—— 16位
功能：用来存放将要执行的下一条指令在代码段中的 偏移地址。在程序运行过程中，BIU自动修改 IP中的内容，使它始终指向将要执行的下一条 指令。
注意：程序不能直接访问IP，但是可通过某些指令修 改IP的内容。例如, 执行转移指令时，会将转 移的目标地址送入IP中，以实现程序的转移。
19
在8086存储空间中，把16字节的存储空间称作一内存节 (paragraph)。要求各个逻辑段从节的整数边界开始，即段 首地址低4位应该是“0”，把段首地址的高16位存放在段寄 存器DS或CS或SS或ES中。
00000H 00010H 00020H …… FFFF0H
20
允许段在整个存储空间浮动，即段与段之间可以 部分重叠、完全重叠、连续排列。在整个存储空间中 可设置若干个逻辑段。
地址指针自动增量；DF=1，表示地址指针自动减量。DF 可通过STD指令置位，也可通过CLD指令复位。
● IF（Interrupt Flag） 中断允许标志位 ----- 用于控制CPU是否允许响应可屏蔽中断请求。 IF=1，表示允许CPU响应可屏蔽中断请求。 IF=0， 表示禁止CPU响应可屏蔽中断请求。 IF可通过STI指令置 位（置1），也可通过CLI指令复位（清零）。
2. 总线接口部件 BIU 负责CPU与存储器、I/O设备之间传送数据、地址、 状态及控制信息。 组成：
● 4个段地址寄存器（CS、DS、ES、SS） ● 16位的指令指针寄存器IP(Instruction Pointer) ● 20位的地址加法器 ● 6字节的指令队列缓冲器 ● 总线控制逻辑
注意：一个存储单元的物理地址是惟一的，而它对应 的逻辑地址是不惟一的。
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（3）指令指针寄存器IP—— 16位
功能：用来存放将要执行的下一条指令在代码段中的 偏移地址。在程序运行过程中，BIU自动修改 IP中的内容，使它始终指向将要执行的下一条 指令。
注意：程序不能直接访问IP，但是可通过某些指令修 改IP的内容。例如, 执行转移指令时，会将转 移的目标地址送入IP中，以实现程序的转移。
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在8086存储空间中，把16字节的存储空间称作一内存节 (paragraph)。要求各个逻辑段从节的整数边界开始，即段 首地址低4位应该是“0”，把段首地址的高16位存放在段寄 存器DS或CS或SS或ES中。
00000H 00010H 00020H …… FFFF0H
20
允许段在整个存储空间浮动，即段与段之间可以 部分重叠、完全重叠、连续排列。在整个存储空间中 可设置若干个逻辑段。
地址指针自动增量；DF=1，表示地址指针自动减量。DF 可通过STD指令置位，也可通过CLD指令复位。
● IF（Interrupt Flag） 中断允许标志位 ----- 用于控制CPU是否允许响应可屏蔽中断请求。 IF=1，表示允许CPU响应可屏蔽中断请求。 IF=0， 表示禁止CPU响应可屏蔽中断请求。 IF可通过STI指令置 位（置1），也可通过CLI指令复位（清零）。
2-3 8086系统总线时序
如果在一个总线周期后不立即执行下一个总线周期 即总线上无数据传输操作 系统总线处于空闲状态，则执行空闲周期T 系统总线处于空闲状态，则执行空闲周期 i 空闲周期 Ti也以时钟周期 为单位 也以时钟周期T为单位 两个总线周期之间插入几个Ti与 两个总线周期之间插入几个 与8086CPU执行的指令有关 执行的指令有关 如8086执行一条乘法指令时，需要 执行一条乘法指令时， 执行一条乘法指令时 需要124个T周期 个 周期 而其间使用总线的时间极少，大部分时间用于 而其间使用总线的时间极少，大部分时间用于CPU内部运算 内部运算 故指令周期中插入的T 多达100多个 故指令周期中插入的 i多达 多个
一个总线周期完成一次数据传送，至少包含两个过程： 一个总线周期完成一次数据传送，至少包含两个过程： （1）传送地址 ） （2）传送数据 ） CPU在T1周期将要访问的存储器或 端口的地址送上总线 将要访问的存储器或I/O端口的 在 周期将要访问的存储器或 端口的地址送上总线 周期通过总线 通过总线传送数据 在T2～T4周期通过总线传送数据 即数据传送必须在T 即数据传送必须在 2～T4这3个周期内完成 个周期内完成 否则在T 过后CPU将开始下一个总线周期。 将开始下一个总线周期。 否则在 4过后 将开始下一个总线周期 如果存储器或外设由于本身速度或其他原因，无法在3个 周期中 如果存储器或外设由于本身速度或其他原因，无法在 个T周期中 完成与CPU的数据交换，则 的数据交换， 完成与 的数据交换 发出请求延长总线周期的低电平信号到CPU的READY引脚 的 发出请求延长总线周期的低电平信号到 引脚 CPU检测到 检测到READY为低时，就在 3与T4之间插入等待周期 TW 为低时， 之间插入等待周期 检测到 为低时 就在T 插入T 插入 W的个数与外设请求信号的持续时间长短有关 通过插入T 周期，以降低系统的速度为代价，实现了高速CPU 通过插入 W周期，以降低系统的速度为代价，实现了高速 与低速的存储器或外设同步工作。 与低速的存储器或外设同步工作。
8086总线操作时序
8086总线操作时序1.读取操作时序：第一步：外设将有效的数据放入数据总线上。
外设需要将有效的数据放入数据总线，以供8086处理器读取。
在此时，地址总线应该是有效的，并且8086会将相应的地址放到地址总线上。
第二步：8086发出读命令。
一旦外设将有效的数据放到数据总线上，8086会发出读命令，以控制数据总线的状态。
第三步：外设驱动控制信号RD#的低电平。
外设会驱动RD#信号的低电平。
这个信号告诉外设，数据已经被读取，可以停止在数据总线上的驱动，以便其他设备可以使用数据总线。
第四步：8086读取数据。
8086会在RD#信号变为低电平后读取数据，并将数据存储到内部寄存器或内存中。
第五步：8086驱动中断（INTA#）信号。
如果外设是中断请求源，则在读取完数据后，8086会驱动中断信号INTA#的低电平，以告知外设可以发出中断向量。
第六步：外设驱动中断向量。
当外设收到INTA#信号后，它将驱动中断向量送至数据总线上，以供8086读取。
8086在收到中断向量后，将其存储到内部寄存器中，以供程序执行相应的中断处理程序。
2.写入操作时序：第一步：8086发出写命令。
8086在进行写操作时，会发出写命令，以控制总线的状态。
第二步：外设驱动控制信号WR#的低电平。
外设会将WR#信号驱动为低电平，这个信号告诉外设，数据总线上的数据已经准备好，可以写入。
第三步：外设将数据放入数据总线。
在WR#信号变为低电平后，外设会把需要写入的数据放到数据总线上。
第四步：8086读取数据。
8086在数据总线上的数据稳定后，会将数据读取，并将数据存储到内部寄存器或内存中。
第五步：外设驱动ACK#信号。
如果外设要求确认数据接收，它会驱动ACK#信号的低电平。
这个信号告诉8086数据已经被接收，并且可以停止数据总线的驱动。
第六步：8086驱动中断（INTA#）信号。
如果外设是中断请求源，并且发生了中断，8086会驱动中断信号INTA#的低电平，以告知外设可以发出中断向量。
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INTA*（Interrupt Acknowledge） 可屏蔽中断响应，输出、低电平有效 有效时，表示来自 INTR 引脚的中断请求 已被CPU响应，CPU进入中断响应周期 中断响应周期是连续的两个，每个都发出 有效响应信号，以便通知外设他们的中断 请求已被响应、并令有关设备将中断向量 号送到数据总线
两种组态利用MN/MX*引脚区别
MN/MX*接高电平为最小组态模式 MN/MX*接低电平为最大组态模式
两种组态下的内部操作并没有区别
IBM PC/XT采用最大组态 本书以最小组态展开基本原理
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8088的引脚图
GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 VCC AD15 AD16 / S3 AD17 / S4 AD18 / S5 AD19 / S6 SS0* (HIGH) MN / MX* RD* HOLD (RQ)*/ GT0*) HLDA (RQ1* /GT1*) WR* (LOCK*) M / IO ( S2* ) DT / R* ( S1* ) DEN ( S0 ) ALE INTA TEST* READY RESET
ALE
STB
OE*
DT/R* DEN*
MN/MX* IO/M* RD* WR*
系统总线信号
+5V
IO/M* RD* WR*
T 8286 OE*
D7～D0
31
（1） 20位地址总线的形成
采用3个8282进行锁存和驱动 Intel 8282是三态透明锁存器，类似有 Intel 8283和通用数字集成电路芯片373 三态输出：
74LS373
具有三态输出的 TTL电平锁存器
LE 电平锁存引脚 OE* 输出允许引脚
8088
7
5.1.2 最小组态的引脚信号
1. 2. 3.
4.
5.
数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚
8
1. 数据和地址引脚
AD7～AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问存储器或外设的总线操作周期中， 这些引脚在第一个时钟周期输出存储器或 I/O端口的低8位地址A7～A0 其他时间用于传送8位数据D7～D0
9
什么是分时复用？
分时复用就是一个引脚在不同的时 刻具有两个甚至多个作用 最常见的总线复用是数据和地址引 脚复用 总线复用的目的是为了减少对外引 脚个数 8088 /8086CPU 的数据地址线采 用了总线复用方法
10
1. 数据和地址引脚（续1）
A15～A8（Address） 中间8位地址引脚，输出、三态 这些引脚在访问存储器或外设时，提供全 部20位地址中的中间8位地址A15～A8
D触发器：信号保持，也可用作导通开关
33
D触发器
电平锁存：
高电平通过，低电平锁存 D Q C Q D Q C Q S
电平锁存 上升沿锁存
上升沿锁存：
通常用负脉冲触发锁存
负脉冲的上升沿 带有异步置位清零的 电平控制的锁存器
D Q C Q R
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74LS273
具有异步清零的 TTL上升沿锁存器
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提问之一： CPU引脚是如何与外部连接的呢？ 解答：总线形成
提问之二： CPU引脚是如何相互配合， 实现总线操作、控制系统工作的呢？ 解答：总线时序
30
5.1.3 最小组态的总线形成
（1）20位地址总线—— 3A 个三态透明锁存器 8282进行锁存和驱动 A采用 8282 A19～A16 19/S6～ 16/S3 OE* STB （ 2 ） 8 位数据总线 —— 8088 采用数据收发器 8286 进行驱动 A15～A8 A15～A8 8282 STB （3）系统控制信号 —— OE* 由 8088 引脚直接提供8282 A7～A0 AD 7～AD0
总线保持响应（即总线响应），输出、高电平 有效 有效时，表示 CPU 已响应总线请求并已将总线 释放 此时 CPU 的地址总线、数据总线及具有三态输 出能力的控制总线将全面呈现高阻，使总线请 求设备可以顺利接管总线 待到总线请求信号 HOLD 无效，总线响应信号 HLDA也转为无效，CPU重新获得总线控制权
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“引脚”小结
CPU引脚是系统总线的基本信号 可以分成三类信号： 8位数据线：D0～D7 20位地址线：A0～A19 控制线：
ALE、IO/M*、WR*、RD*、READY INTR、INTA*、NMI，HOLD、HLDA RESET、CLK、Vcc、GND
29
“引脚”提问
22
4. 总线请求和响应引脚
HOLD 总线保持（即总线请求），输入、高电平 有效 有效时，表示总线请求设备向CPU申请占 有总线 该信号从有效回到无效时，表示总线请求 设备对总线的使用已经结束，通知CPU收 回对总线的控制权
23
4. 总线请求和响应引脚（续1）
HLDA（HOLD Acknowledge）
26
5. 其它引脚（续2）
Vcc 电源输入，向CPU提供＋5V电源 GND 接地，向CPU提供参考地电平 MN/MX*（Minimum/Maximum） 组态选择，输入 接高电平时，8088引脚工作在最小组态； 反之，8088工作在最大组态
27
5. 其它引脚（续3）
TEST* 测试，输入、低电平有效 该引脚与WAIT指令配合使用 当 CPU 执行 WAIT 指令时，他将在每个时钟周 期对该引脚进行测试：如果无效，则程序踏步 并继续测试；如果有效，则程序恢复运行 也就是说， WAIT 指令使 CPU 产生等待，直到 引脚有效为止 在使用协处理器 8087 时，通过引脚和 WAIT 指 令，可使8088与8087的操作保持同步
18
2. 读写控制引脚（续6）
SS0*（System Status 0） 最小组态模式下的状态输出信号 它与 IO/M* 和 DT/R* 一道，通过编码指示 CPU在最小组态下的8种工作状态：
1. 2. 3. 4.
19
取指 存储器读 存储器写 过渡状态
5. 6. 7. 8.
中断响应 I/O读 I/O写 暂停
13
2. 读写控制引脚（续1）
IO/M*（Input and Output/Memory） I/O或存储器访问，输出、三态 该引脚输出高电平时，表示 CPU 将访问 I/O端口，这时地址总线A15～A0提供16位 I/O口地址 该引脚输出低电平时，表示CPU将访问存 储器，这时地址总线 A19 ～ A0 提供 20 位存 储器地址
24
5. 其它引脚
RESET 复位请求，输入、高电平有效 该信号有效，将使 CPU 回到其初始状 态；当他再度返回无效时， CPU 将重 新开始工作 8088 复位后 CS ＝ FFFFH 、 IP ＝ 0000H ， 所以程序入口在物理地址FFFF0H
25
5. 其它引脚（续1）
CLK（Clock） 时钟输入 系统通过该引脚给CPU提供内部定时信号。 8088的标准工作时钟为5MHz IBM PC/XT机的8088采用了4.77MHz的时 钟，其周期约为210ns
21
3. 中断请求和响应引脚（续2）
NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效 有效时，表示外界向 CPU 申请不可屏蔽 中断 该请求的优先级别高于 INTR ，并且不 能在CPU内被屏蔽 当系统发生紧急情况时 ，可通过他向 CPU申请不可屏蔽中断服务
17
2. 读写控制引脚（续5）
DEN*（Data Enable） 数据允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据， 可利用他来控制对数据总线的驱动 DT/R*（Data Transmit/Receive） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收）
14
2. 读写控制引脚（续2）
WR*（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器 或I/O端口 RD*（Read） 读控制，输出、三态、低电平有效 有效时，表示 CPU 正在从存储器或 I/O 端 口读入数据
15
2. 读写控制引脚（续3）
4
5.1.1 8088的两种组态模式
两种组态构成两种不同规模的应用系统 最小组态模式
构成小规模的应用系统 8088本身提供所有的系统总线信号 构成较大规模的应用系统，例如可以接入 数值协处理器8087 8088 和总线控制器 8288 共同形成系统总 线信号
最大组态模式
5
5.1.1 8088的两种组态模式（续）
指引脚信号的定义、 信号从芯片向外输出， 作用；通常采用英文 外部特性表现在其引脚信号上，学习 起作用的逻辑电平 还是从外部输入芯片， 单词或其缩写表示 时请特别关注以下几个方面： 高、低电平有效 或者是双向的 输出正常的低电平、 ⑴ 引脚的功能 上升、下降边沿有效 高电平外，还可以输 出高阻的第三态 ⑵ 信号的流向 ⑶ 有效电平 ⑷ 三态能力
两种组态利用MN/MX*引脚区别
MN/MX*接高电平为最小组态模式 MN/MX*接低电平为最大组态模式
两种组态下的内部操作并没有区别
IBM PC/XT采用最大组态 本书以最小组态展开基本原理
6
8088的引脚图
GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 VCC AD15 AD16 / S3 AD17 / S4 AD18 / S5 AD19 / S6 SS0* (HIGH) MN / MX* RD* HOLD (RQ)*/ GT0*) HLDA (RQ1* /GT1*) WR* (LOCK*) M / IO ( S2* ) DT / R* ( S1* ) DEN ( S0 ) ALE INTA TEST* READY RESET
ALE
STB
OE*
DT/R* DEN*
MN/MX* IO/M* RD* WR*
系统总线信号
+5V
IO/M* RD* WR*
T 8286 OE*
D7～D0
31
（1） 20位地址总线的形成
采用3个8282进行锁存和驱动 Intel 8282是三态透明锁存器，类似有 Intel 8283和通用数字集成电路芯片373 三态输出：
74LS373
具有三态输出的 TTL电平锁存器
LE 电平锁存引脚 OE* 输出允许引脚
8088
7
5.1.2 最小组态的引脚信号
1. 2. 3.
4.
5.
数据和地址引脚 读写控制引脚 中断请求和响应引脚 总线请求和响应引脚 其它引脚
8
1. 数据和地址引脚
AD7～AD0（Address/Data） 地址/数据分时复用引脚，双向、三态 在访问存储器或外设的总线操作周期中， 这些引脚在第一个时钟周期输出存储器或 I/O端口的低8位地址A7～A0 其他时间用于传送8位数据D7～D0
9
什么是分时复用？
分时复用就是一个引脚在不同的时 刻具有两个甚至多个作用 最常见的总线复用是数据和地址引 脚复用 总线复用的目的是为了减少对外引 脚个数 8088 /8086CPU 的数据地址线采 用了总线复用方法
10
1. 数据和地址引脚（续1）
A15～A8（Address） 中间8位地址引脚，输出、三态 这些引脚在访问存储器或外设时，提供全 部20位地址中的中间8位地址A15～A8
D触发器：信号保持，也可用作导通开关
33
D触发器
电平锁存：
高电平通过，低电平锁存 D Q C Q D Q C Q S
电平锁存 上升沿锁存
上升沿锁存：
通常用负脉冲触发锁存
负脉冲的上升沿 带有异步置位清零的 电平控制的锁存器
D Q C Q R
34
74LS273
具有异步清零的 TTL上升沿锁存器
35
提问之一： CPU引脚是如何与外部连接的呢？ 解答：总线形成
提问之二： CPU引脚是如何相互配合， 实现总线操作、控制系统工作的呢？ 解答：总线时序
30
5.1.3 最小组态的总线形成
（1）20位地址总线—— 3A 个三态透明锁存器 8282进行锁存和驱动 A采用 8282 A19～A16 19/S6～ 16/S3 OE* STB （ 2 ） 8 位数据总线 —— 8088 采用数据收发器 8286 进行驱动 A15～A8 A15～A8 8282 STB （3）系统控制信号 —— OE* 由 8088 引脚直接提供8282 A7～A0 AD 7～AD0
总线保持响应（即总线响应），输出、高电平 有效 有效时，表示 CPU 已响应总线请求并已将总线 释放 此时 CPU 的地址总线、数据总线及具有三态输 出能力的控制总线将全面呈现高阻，使总线请 求设备可以顺利接管总线 待到总线请求信号 HOLD 无效，总线响应信号 HLDA也转为无效，CPU重新获得总线控制权
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“引脚”小结
CPU引脚是系统总线的基本信号 可以分成三类信号： 8位数据线：D0～D7 20位地址线：A0～A19 控制线：
ALE、IO/M*、WR*、RD*、READY INTR、INTA*、NMI，HOLD、HLDA RESET、CLK、Vcc、GND
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“引脚”提问
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4. 总线请求和响应引脚
HOLD 总线保持（即总线请求），输入、高电平 有效 有效时，表示总线请求设备向CPU申请占 有总线 该信号从有效回到无效时，表示总线请求 设备对总线的使用已经结束，通知CPU收 回对总线的控制权
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4. 总线请求和响应引脚（续1）
HLDA（HOLD Acknowledge）
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5. 其它引脚（续2）
Vcc 电源输入，向CPU提供＋5V电源 GND 接地，向CPU提供参考地电平 MN/MX*（Minimum/Maximum） 组态选择，输入 接高电平时，8088引脚工作在最小组态； 反之，8088工作在最大组态
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5. 其它引脚（续3）
TEST* 测试，输入、低电平有效 该引脚与WAIT指令配合使用 当 CPU 执行 WAIT 指令时，他将在每个时钟周 期对该引脚进行测试：如果无效，则程序踏步 并继续测试；如果有效，则程序恢复运行 也就是说， WAIT 指令使 CPU 产生等待，直到 引脚有效为止 在使用协处理器 8087 时，通过引脚和 WAIT 指 令，可使8088与8087的操作保持同步
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2. 读写控制引脚（续6）
SS0*（System Status 0） 最小组态模式下的状态输出信号 它与 IO/M* 和 DT/R* 一道，通过编码指示 CPU在最小组态下的8种工作状态：
1. 2. 3. 4.
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取指 存储器读 存储器写 过渡状态
5. 6. 7. 8.
中断响应 I/O读 I/O写 暂停
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2. 读写控制引脚（续1）
IO/M*（Input and Output/Memory） I/O或存储器访问，输出、三态 该引脚输出高电平时，表示 CPU 将访问 I/O端口，这时地址总线A15～A0提供16位 I/O口地址 该引脚输出低电平时，表示CPU将访问存 储器，这时地址总线 A19 ～ A0 提供 20 位存 储器地址
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5. 其它引脚
RESET 复位请求，输入、高电平有效 该信号有效，将使 CPU 回到其初始状 态；当他再度返回无效时， CPU 将重 新开始工作 8088 复位后 CS ＝ FFFFH 、 IP ＝ 0000H ， 所以程序入口在物理地址FFFF0H
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5. 其它引脚（续1）
CLK（Clock） 时钟输入 系统通过该引脚给CPU提供内部定时信号。 8088的标准工作时钟为5MHz IBM PC/XT机的8088采用了4.77MHz的时 钟，其周期约为210ns
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3. 中断请求和响应引脚（续2）
NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效 有效时，表示外界向 CPU 申请不可屏蔽 中断 该请求的优先级别高于 INTR ，并且不 能在CPU内被屏蔽 当系统发生紧急情况时 ，可通过他向 CPU申请不可屏蔽中断服务
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2. 读写控制引脚（续5）
DEN*（Data Enable） 数据允许，输出、三态、低电平有效 有效时，表示当前数据总线上正在传送数据， 可利用他来控制对数据总线的驱动 DT/R*（Data Transmit/Receive） 数据发送/接收，输出、三态 该信号表明当前总线上数据的流向 高电平时数据自CPU输出（发送） 低电平时数据输入CPU（接收）
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2. 读写控制引脚（续2）
WR*（Write） 写控制，输出、三态、低电平有效 有效时，表示CPU正在写出数据给存储器 或I/O端口 RD*（Read） 读控制，输出、三态、低电平有效 有效时，表示 CPU 正在从存储器或 I/O 端 口读入数据
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2. 读写控制引脚（续3）
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5.1.1 8088的两种组态模式
两种组态构成两种不同规模的应用系统 最小组态模式
构成小规模的应用系统 8088本身提供所有的系统总线信号 构成较大规模的应用系统，例如可以接入 数值协处理器8087 8088 和总线控制器 8288 共同形成系统总 线信号
最大组态模式
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5.1.1 8088的两种组态模式（续）
指引脚信号的定义、 信号从芯片向外输出， 作用；通常采用英文 外部特性表现在其引脚信号上，学习 起作用的逻辑电平 还是从外部输入芯片， 单词或其缩写表示 时请特别关注以下几个方面： 高、低电平有效 或者是双向的 输出正常的低电平、 ⑴ 引脚的功能 上升、下降边沿有效 高电平外，还可以输 出高阻的第三态 ⑵ 信号的流向 ⑶ 有效电平 ⑷ 三态能力