第四总线结构和时序
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第4章 PC机的总线结构和时序
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第4章
PC机的总线结构和时序
4.2 IBM PC/XT CPU子系统和PC/AT机的系统板 4.2.1 8086微处理器的结构 4.2.2 IBM PC/XT的CPU子系统 4.2.3 IBM PC/AT的系统板
第4章
PC机的总线结构和时序
4.2.1 8086微处理器的结构
4.2.1.1 8086的功能结构 4.2.1.2 8086的寄存器结构
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PC机的总线结构和时序
4.3 IBM PC 的系统总线及时序
1．读周期的时序 2．写周期的时序
第4章
PC机的总线结构和时序
1．读周期的时序（图4-10）
图4-10 8086读总线周期
第4章
PC机的总线结构和时序
一个基本的读周期一般包含如下几个状态：
T1状态： T2状态： T3状态： Tw状态： T4状态：
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PC机的总线结构和时序
2．执行部件EU
执行部件的功能就是负责从指令队列取指 令并执行。从编程结构图可见，执行部件 由下列几个部分组成： （1）4个通用寄存器，即AX、BX、CX、 DX； （2）4个专用寄存器： （3）标志寄存器FR； （4）算术逻辑单元ALU。
第4章
PC机的总线结构和时序
第4章
PC机的总线结构和时序
4.1.2.1 什么是总线
总线能为多个部件服务，总线的基本工作 方式通常是由发送信息的部件分时地将信息发 往总线，再由总线将这些信息同时发往各个接 收信息的部件。究竟由哪个部件接收信息，要 由CPU给出的设备地址经译码产生的控制信号来 决定。
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第4章
PC机的总线结构和时序
第4章
微机原理第5章80868088CPU总线操作与时序
读周期
CPU从内存或I/O设备读取数据的过程，包括地 址发送、数据读取和数据返回三个阶段。
写周期
CPU向内存或I/O设备写入数据的过程，包括地址发送、数据写入和数据返回三 个阶段。
03
数据传输过程
读周期
总结词
在读周期中，CPU从内存中读取数据。
详细描述
读周期是CPU从内存中读取数据的过程。在读周期开始时，CPU通过地址总线发送要读取的内存地址，然后通过 数据总线从内存中读取数据。这个过程需要多个时钟周期，具体取决于数据的存储位置和CPU的速度。
然而，随着总线技术的不断发展，也 面临着一些技术挑战。例如，如何提 高总线的传输效率、降低能耗以及优 化系统性能等。为了解决这些问题， 需要不断进行技术创新和改进。
展望
未来，CPU总线技术将继续发挥其在 微机原理中的重要作用。随着技术的 不断进步和应用需求的增加，总线技 术将更加成熟和多样化。同时，随着 人工智能、大数据等新兴技术的发展 ，总线技术也将与这些领域进行更深 入的融合，为解决实际问题提供更多 可能性。
8086/8088 CPU的总线结构
地址总线
用于传输地址信息，确定要访问的内存单元或I/O 端口。
数据总线
用于传输数据信息，实现数据在CPU和内存或I/O 设备之间的传输。
控制总线
用于传输控制信号，控制CPU和内存或I/O设备之 间的操作。
总线操作时序
时钟信号
用于同步总线上的操作，确保数据传输的正确 性。
中断源
指引发中断的事件或异常情况，如输入/输出设备、定时器、故障等。
中断向量
指中断处理程序的入口地址。
中断响应过程
保存程序计数器
当发生中断时，CPU会自动将当前的程序计数器（PC）值保存到堆栈 中，以便在中断处理完毕后能够正确返回到原程序。
8086CPU系统、总线操作和时序
8086CPU系统、总线操作和时序8086CPU系统、总线操作和时序第⼀节 8086的引脚信号与功能回顾：8086/8088微型计算机的组成、结构及微机系统的⼯作过程，微机系统的存储器组织及相关概念。
本讲重点：8086/8088CPU的两种⼯作模式，8086/8088CPU的外部结构，即引脚信号及其功能。
讲授内容：⼀、 8086/8088微处理器⼯作模式及外部结构1．8086/8088CPU的两种⼯作模式为了适应各种使⽤场合，在设计8088/8086CPU芯⽚时，就考虑了其应能够使它⼯作在两种模式下，即最⼩模式与最⼤模式。
所谓最⼩模式，就是系统中只有⼀个8088/8086微处理器，在这种情况下，所有的总线控制信号，都是直接由8088/8086CPU 产⽣的，系统中的总线控制逻辑电路被减到最少，该模式适⽤于规模较⼩的微机应⽤系统。
最⼤模式是相对于最⼩模式⽽⾔的，最⼤模式⽤在中、⼤规模的微机应⽤系统中，在最⼤模式下，系统中⾄少包含两个微处理器，其中⼀个为主处理器，即8086/8086CPU，其它的微处理器称之为协处理器，它们是协助主处理器⼯作的。
与8088/8086CPU配合⼯作的协处理器有两类，⼀类是数值协处理器8087 另⼀类是输⼊/输出协处理器8089。
8087是⼀种专⽤于数值运算的协处理器，它能实现多种类型的数值运算，如⾼精度的整型和浮点型数值运算，超越函数（三⾓函数、对数函数）的计算等，这些运算若⽤软件的⽅法来实现，将耗费⼤量的机器时间。
换句话说，引⼊了8087协处理器，就是把软件功能硬件化，可以⼤⼤提⾼主处理器的运⾏速度。
8089协处理器，在原理上有点像带有两个DMA通道的处理器，它有⼀套专门⽤于输⼊/输出操作的指令系统，但是8089⼜和DMA控制器不同，它可以直接为输⼊/输出设备服务，使主处理器不再承担这类⼯作。
所以，在系统中增加8089协处理器之后，会明显提⾼主处理器的效率，尤其是在输⼊/输出操作⽐较频繁的系统中。
第5章-8086(8088)总线操作和时序
T3状态的上升沿或插入Tw的上升沿：CPU在发 D T / R =0和 D E N =0的情况下，读数据总线。
T4状态：完成当前数据的采样，结束当前的总线周期。
5.2 8086/8088CPU的引脚信号
8086/8088CPU ➢ 采用40个引脚的双列直插式封装形式。 ➢ 为了解决功能多与引脚少的矛盾，8086/8088CPU采用了
5.1 时钟周期、总线周期和指令周期
时钟周期 8086的基本总线周期需要4个时钟周期
4个时钟周期编号为T1、T2、T3和T4 总线周期中的时钟周期也被称作“T状态” 时钟周期的时间长度就是时钟频率的倒数
5.1 时钟周期、总线周期和指令周期
一个基本的总线周期通常包含 4 个T状态
用于等待存储器或I/O接 口相应的等待状态
8088
GND 1 A14 2 A13 3 A12 4 A11 5 A10 6 A9 7 A8 8 AD7 9 AD6 10 AD5 11 AD4 12 AD3 13 AD2 14 AD1 15 AD0 16 NMI 17 INTR 18 CLK 19 GND 20
40 VCC(5V) 39 A15 38 A16/S3 37 A17/S4 36 A18/S5 35 A19/S6 34 SS0(HIGH) 33 MN/MX 32 RD 31 HOLD (RQ/GT0) 30 HLDA (RQ/GT1) 29 WR (LOCK) 28 M/IO (S2) 27 DT/R (S1) 26 DEN (S0) 25 ALE (QS0) 24 INTA (QS1) 23 TEST 22 READY 21 RESET
8086
GND 1 AD14 2 AD13 3 AD12 4 AD11 5 AD10 6 AD9 7 AD8 8 AD7 9 AD6 10 AD5 11 AD4 12 AD3 13 AD2 14 AD1 15 AD0 16 NMI 17 INTR 18 CLK 19 GND 20
T4状态：完成当前数据的采样，结束当前的总线周期。
5.2 8086/8088CPU的引脚信号
8086/8088CPU ➢ 采用40个引脚的双列直插式封装形式。 ➢ 为了解决功能多与引脚少的矛盾，8086/8088CPU采用了
5.1 时钟周期、总线周期和指令周期
时钟周期 8086的基本总线周期需要4个时钟周期
4个时钟周期编号为T1、T2、T3和T4 总线周期中的时钟周期也被称作“T状态” 时钟周期的时间长度就是时钟频率的倒数
5.1 时钟周期、总线周期和指令周期
一个基本的总线周期通常包含 4 个T状态
用于等待存储器或I/O接 口相应的等待状态
8088
GND 1 A14 2 A13 3 A12 4 A11 5 A10 6 A9 7 A8 8 AD7 9 AD6 10 AD5 11 AD4 12 AD3 13 AD2 14 AD1 15 AD0 16 NMI 17 INTR 18 CLK 19 GND 20
40 VCC(5V) 39 A15 38 A16/S3 37 A17/S4 36 A18/S5 35 A19/S6 34 SS0(HIGH) 33 MN/MX 32 RD 31 HOLD (RQ/GT0) 30 HLDA (RQ/GT1) 29 WR (LOCK) 28 M/IO (S2) 27 DT/R (S1) 26 DEN (S0) 25 ALE (QS0) 24 INTA (QS1) 23 TEST 22 READY 21 RESET
8086
GND 1 AD14 2 AD13 3 AD12 4 AD11 5 AD10 6 AD9 7 AD8 8 AD7 9 AD6 10 AD5 11 AD4 12 AD3 13 AD2 14 AD1 15 AD0 16 NMI 17 INTR 18 CLK 19 GND 20
计算机组成原理第三章
• 通信总线
–是指计算机系统之间或计算机 系统与其他系统（如控制仪表 等）之间的通信传输线。 –IDE、SCSI、USB、RS－232
通信总线
系统总线按传输信息不同分类
据总线是双向的
3.2
• 数据总线 （ DB ）： 用来传输各功能部件之间的数据，数
数据总线的条数称为数据总线宽度。比如，16位总线，指其 数据总线为16根。
数据传输率 (总线带宽)：即单位时间内总线上传输数据的 位数，用MB/s（每秒多少兆字节）表示。 例：总线工作频率33MHz，总线宽度32位，则标准传输 率＝ 33×32/8＝132MB/s。 总线复用：通常地址总线与数据总线在物理上是分开的两种 总线。为提高总线的利用率，将地址总线和数据总线共用一组 物理线，在某一时刻该总线传输地址信号，另一时刻传输数据 信号或命令信号。
3. 总线通信的四种方式
（1）同步通信
3.5
通信双方由统一时标控制数据传送称为同
步通信。
时标通常由CPU的总线控制部件发出，送
到总线上的所有部件；也可以由每个部件各自
的时序发生器发出，但是必须有总线控制部件
发出的时钟信号对它们进行同步。
同步式数据输入传输
T2时刻发出读命令；从 总线上两个部件完 模块按照所指定的地址 T4 时刻开始输入设备不再 CPU 在 T3 时 刻 开 始 ， 成一次完整而可靠 和命令进行一系列内部 一直维持到 向数据总线上传送数据， 的传输时间 主模块在 T1时刻 动作，必须在 T3时刻前 T4时刻， 撤消它对数据总线的驱动， 可以从数据线上获取 发出地址信息 找到CPU所需的数据， 从 T4 起，数据总线呈浮空 信息并送到其内部寄 并送到数据总线上 状态 存器中
哈工大威海计算机学院 计算机组成原理课件第4章 总线
特点：按位串行传送； 按应答方式进行联系。 这种方式要求数据格式中设置同步信息。 异步串行数据格式如下：
0/1 0/1 0/1 0/1 0/1 0/1 0/1 0/1 起始位 （低） 数据位
奇偶 停止位 校验位 （高）
异步串行通信的数据传输率可以用波特率和比特率来衡量 波特率—单位时间内传送二进制数据的位数，单位：bps 比特率—单位时间内传送二进制有效数据的位数，单位：bps 例：在异步串行传输系统中，若字符格式为：1个起始位、7个 数据位、1个奇校验位、1个终止位。假设每秒传输120个数据 帧，试计算波特率及比特率。 解：由题意知，一帧包括 1+7+1+1＝10位 所以波特率为（1+7+1+1）×120＝1200bps
采用存储器为核心的分散连接结构，虽采用中断、 DMA等技术，仍无法解决I/0设备与主机之间连接的 灵活性。 目前：总线连接
二.总线及其技术特点
1、总线：是计算机系统中各部件之间的公共的 信息传递通道。
2、技术特点
1）使系统中的连线大大减少，可靠性高 2）便于硬件和软件的标准化，便于接口设计 3）易于系统模块化，可替换性好 4）便于维修，即可维护性好 5）任意时刻只有一个源发送（主设备），可由多 个部件接收（从设备） 6）有仲裁机制 7）缺点：传输率受带宽限制，且总线一旦故障， 整个系统将瘫痪
离来安排公共时钟周期时间）。 特点： 控制简单； 灵活性差；
当系统中各部件速度差异较大时，严重影响总线
工作效率；
适合于短距离、各部件速度较接近的场合。
2)异步通信：
异步通信是和同步通信完全对立的通信方式，通信双 方无统一的时钟标准来控制数据的传送过程，各部件可按 各自所需的实际时间使用总线。 时间配合：主/从部件间采用应答（握手）方式建立
2010计算机组成_7_
1、总线的内部结构(总线组成)
早期：AB DB CB;（1）CPU为总线唯一的主控 者；（2）是CPU的引脚延伸，通用性差 现代总线结构：CPU+私有的Cache 作为模块与 BUS相连，总线控制器负责协调与仲裁。由4 个部分组成：数据传送线、仲裁总线、中断和 同步线、公用线
2*、总线的驱动能力
1、总组成
对于输入信号而言，系统总线就成为I/O插件板的负载。 当输入低电平时，总线向插件板灌入电流，以IIL表示，要 求插件板在流入了这个电流后，还能向总线输出一个正确的 低电平。驱动电路还要给总线接收电路提供输入高电平时的 电流，记为IIH。对应的电流值列于下表中。两个表中电流 的正、负表示流入和流出总线。
时序关系
XT读总线周期 (IN AL,DX)
3 总线的标准化
相同的指令系统，相同的功能，不同厂家生产的
各功能部件在实现方法上几乎没有相同的，但各厂 家生产的相同功能部件却可以互换使用，其原因在 于它们都遵守了相同的系统总线的要求，这就是系 统总线的标准化问题。
总线带宽：总线本身所能达到的最高传输速率，是 衡量总线性能的重要指标，单位兆字节每秒(MB/s)。
【例1】(1)某总线在一个总线周期中并行传送4个 字节的数据，假设一个总线周期等于一个总线时 钟周期，总线时钟频率为33MHz，则总线带宽是 多少? (2)如果一个总线周期中并行传送64位数据， 总线时钟频率升为66MHz，则总线带宽是多少? (1)设总线带宽用Dr表示，总线时钟周期用T=1/f表 示，一个总线周期传送的数据量用D表示， 根据定义可得 Dr = D/T = D×1/T = D×f =4B×33×1000000/s=132MB/s (2)64位=8B， Dr= D×f =8B×66×1000000/s=528MB/s
早期：AB DB CB;（1）CPU为总线唯一的主控 者；（2）是CPU的引脚延伸，通用性差 现代总线结构：CPU+私有的Cache 作为模块与 BUS相连，总线控制器负责协调与仲裁。由4 个部分组成：数据传送线、仲裁总线、中断和 同步线、公用线
2*、总线的驱动能力
1、总组成
对于输入信号而言，系统总线就成为I/O插件板的负载。 当输入低电平时，总线向插件板灌入电流，以IIL表示，要 求插件板在流入了这个电流后，还能向总线输出一个正确的 低电平。驱动电路还要给总线接收电路提供输入高电平时的 电流，记为IIH。对应的电流值列于下表中。两个表中电流 的正、负表示流入和流出总线。
时序关系
XT读总线周期 (IN AL,DX)
3 总线的标准化
相同的指令系统，相同的功能，不同厂家生产的
各功能部件在实现方法上几乎没有相同的，但各厂 家生产的相同功能部件却可以互换使用，其原因在 于它们都遵守了相同的系统总线的要求，这就是系 统总线的标准化问题。
总线带宽：总线本身所能达到的最高传输速率，是 衡量总线性能的重要指标，单位兆字节每秒(MB/s)。
【例1】(1)某总线在一个总线周期中并行传送4个 字节的数据，假设一个总线周期等于一个总线时 钟周期，总线时钟频率为33MHz，则总线带宽是 多少? (2)如果一个总线周期中并行传送64位数据， 总线时钟频率升为66MHz，则总线带宽是多少? (1)设总线带宽用Dr表示，总线时钟周期用T=1/f表 示，一个总线周期传送的数据量用D表示， 根据定义可得 Dr = D/T = D×1/T = D×f =4B×33×1000000/s=132MB/s (2)64位=8B， Dr= D×f =8B×66×1000000/s=528MB/s
SDRAM的结构、时序与性能的关系
SDRAM的结构、时序与性能的关系（上）在讲完SDRAM的基本工作原理和主要操作之后，我们现在要重要分析一下SDRAM的时序与性能之间的关系，它不在局限于芯片本身，而是从整体的内存系统去分析。
这也是广大DIYer 所关心的话题。
比如CL值对性能的影响有多大几乎是每个内存论坛都会有讨论，今天我们就详细探讨一下，其中的很多内容同样适用于DDR与RDRAM。
这里需要强调一点，对于内存系统整体而言，一次内存访问就是对一个页的访问，这个页的定义已经在解释Full Page含义时讲明了。
由于在P-Bank中，每个芯片的寻址都是一样的，所以可以将页访问“浓缩”等效为对每芯片中指定行的访问，这样可能比较好理解。
但为了与官方标准统一，在下文中会经常用页来描述相关的内容，请读者注意理解。
一、影响性能的主要时序参数所谓的影响性能是并不是指SDRAM的带宽，频率与位宽固定后，带宽也就不可更改了。
但这是理想的情况，在内存的工作周期内，不可能总处于数据传输的状态，因为要有命令、寻址等必要的过程。
但这些操作占用的时间越短，内存工作的效率越高，性能也就越好。
非数据传输时间的主要组成部分就是各种延迟与潜伏期。
通过上文的讲述，大家应该很明显看出有三个参数对内存的性能影响至关重要，它们是t RCD、CL和tRP。
每条正规的内存模组都会在标识上注明这三个参数值，可见它们对性能的敏感性。
以内存最主要的操作——读取为例。
t RCD决定了行寻址（有效）至列寻址（读/写命令）之间的间隔，CL决定了列寻址到数据进行真正被读取所花费的时间，tRP则决定了相同L-Bank中不同工作行转换的速度。
现在可以想象一下读取时可能遇到的几种情况（分析写入操作时不用考虑CL即可）：1、要寻址的行与L-Bank是空闲的。
也就是说该L-Bank的所有行是关闭的，此时可直接发送行有效命令，数据读取前的总耗时为t RCD+CL，这种情况我们称之为页命中（PH，Page Hit）。
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VCC（5V）
AD15
A16/S3
A17/S4
A18/S5
A19/S6
BHE/S7
MN/MX
RD HOLD（RQ/GT0） HLDA（RQ/GT1） WR（LOCK） M/IO（S2） DT/R（S1） DEN（S0） ALE（QS0） INTA（QS1）
TEST
4.1.1 两种工作方式下的公用引脚 地址/数据总线
4.1.1 两种工作方式下的公用引脚 公用控制总线
控制总线共有16条引脚，其中8个是公用引脚（在 两种工作方式下定义功能是一样的），另外8个在两种 工作方式下定义的功能不同
4.1.1 两种工作方式下的公用引脚
8086CPU共有40根引脚线，其中32根在两种方式下名称和功能相同。
1.
3条--电源、接地引脚 ： VCC、GND（1和20）
2.
1条--时钟信号：CLK，方波信号，占空比约为33%
3.
20条地址/数据线；
4.
16条制控线，其中8根在两种工作方式下名称和功能相同。
存储器
I/O接口
读、写操作
A.BUS 系
D.BUS
统 总
C.BUS 线
输入设备 输出设备
基本概念
l T状态（时钟周期）：CPU处理动作的最小单位位时间。就 是时钟信号CLK的周期。它与CPU的时钟频率有关。T=1/f时钟 ， 如果f时钟 =5Mhz，那么T=200ns。
l 总线周期（机器周期）：CPU通过系统总线对外部（存储器 或I/O接口）进行一次访问所需的时间。一个总线周期至少包 括 4个T状态，即T1,T2,T3,T4。
总线 控制 逻辑
系统 总线
I/O 接 口 板 组
RT/COMS RAM
键盘
微机系统硬件组成图
CRT显示器 打印机
磁盘驱动器 网卡
MODEM 鼠标
微计算机的硬件结构（冯.诺依曼结构）
从功能或逻辑的角度，微型计算机的硬件由运算器、控制器、 存储器、输入设备、输出设备五大部分组成。
运算器 控制器 MPU
READY
RESET
4.1.1 两种工作方式下的公用引脚
地址/数据总线
S4
S3
当前使用的 段寄存器
00
ES
01 10 11
SS
CS(或I/O， 中断响应)
DS
S4和S3功能表
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
第四章 8086CPU总线结构和时序
4.1 8086系统总线结构 4.2 8086系统总线时序
4.1 8086系统总线结构
两级总线：
微处理器级总线——CPU的输入输出引脚；
系统级总线——CPU通过微处理器级总线和其它逻辑电 路连接组成主机板系统，形成系统级总线。
主机板
ROM RAM
微处理器 协处理器
4.1.1 两种工作方式下的公用引脚
8086CPU 共 有 40 根 引 脚 线 ， 其 中 32 根 在 两 种 方 式 下 名 称和功能相同。
电源、接地引脚 ： VCC、 GND（1和20）
时钟信号：CLK，方波信 号，占空比约为33%
20根地址/数据线； 16根控制线，其中8根在两 种工作方式下名称和功能 相同。
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VCC（5V）
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BHE/S7
MN/MX
RD HOLD（RQ/GT0） HLDA（RQ/GT1） WR（LOCK） M/IO（S2） DT/R（S1） DEN（S0） ALE（QS0） INTA（QS1）
TEST
READY
RESET
4.1.1 两种工作方式下的公用引脚
地址/数据总线
⑴ AD15～AD0（双向， 三态）
低16位地址/数据的复用引 脚线，分时复用。
⑵ A19/S6～A16/S3（输 出、三态）
地址/状态复用引脚。 S6总为低电平； S5反映当前允许中断标志IF的状 态； S4、S3指示当前所使用的段寄存 器。
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
01
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043705Fra bibliotek3606
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VCC（5V）
AD15
A16/S3
A17/S4
A18/S5
A19/S6
BHE/S7
MN/MX
RD HOLD（RQ/GT0） HLDA（RQ/GT1） WR（LOCK） M/IO（S2） DT/R（S1） DEN（S0） ALE（QS0） INTA（QS1）
GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND
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4.1.1 两种工作方式下的公用引脚
地址/数据总线
综上，
AD15～AD0以及A19/S6～A16/S3，T1时是 地址总线
T2~T4时， AD15～AD0做数据总线用， A19/S6～A16/S3用于输出状态。
为了使地址信息在总线的T2~T4状态时仍保 持有效，总线控制逻辑必须配有一个地址锁 存器，用于把T1状态输出的20位地址锁存在 锁存器中。
l 指令周期：执行一条指令所需要的时间，有若干总线周期 组成。
基本概念
l 总线周期（机器周期）：一个总线周期至少包括 4个T状态， 即T1,T2,T3,T4。
4.1 8086系统总线结构
最小方式：只有一个微处理器8086 。该模式适用于规模 较小的微机应用系统。
最大方式：系统有两个或多个同时执行指令的微处理器， 其中一个主处理器就是8086，其它的处理器称协处理器 （数值协处理器8087和输入/输出协处理器8089）。最大 模式用在中、大规模的微机应用系统中。