第四章 8088的总线操作和时序教程文件
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第4章 PC机的总线结构和时序
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第4章
PC机的总线结构和时序
4.2 IBM PC/XT CPU子系统和PC/AT机的系统板 4.2.1 8086微处理器的结构 4.2.2 IBM PC/XT的CPU子系统 4.2.3 IBM PC/AT的系统板
第4章
PC机的总线结构和时序
4.2.1 8086微处理器的结构
4.2.1.1 8086的功能结构 4.2.1.2 8086的寄存器结构
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第4章
PC机的总线结构和时序
4.3 IBM PC 的系统总线及时序
1．读周期的时序 2．写周期的时序
第4章
PC机的总线结构和时序
1．读周期的时序（图4-10）
图4-10 8086读总线周期
第4章
PC机的总线结构和时序
一个基本的读周期一般包含如下几个状态：
T1状态： T2状态： T3状态： Tw状态： T4状态：
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PC机的总线结构和时序
2．执行部件EU
执行部件的功能就是负责从指令队列取指 令并执行。从编程结构图可见，执行部件 由下列几个部分组成： （1）4个通用寄存器，即AX、BX、CX、 DX； （2）4个专用寄存器： （3）标志寄存器FR； （4）算术逻辑单元ALU。
第4章
PC机的总线结构和时序
第4章
PC机的总线结构和时序
4.1.2.1 什么是总线
总线能为多个部件服务，总线的基本工作 方式通常是由发送信息的部件分时地将信息发 往总线，再由总线将这些信息同时发往各个接 收信息的部件。究竟由哪个部件接收信息，要 由CPU给出的设备地址经译码产生的控制信号来 决定。
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第4章
PC机的总线结构和时序
第4章
微机原理8088的总线与时序
微机原理8088的总线与时序8088是Intel公司于1979年推出的一款16位微处理器。
它主要用于个人计算机IBM PC和互补金属氧化物半导体技术（CMOS）中。
8088的总线结构包括内部总线和外部总线。
内部总线通过内部连接的数据通路在不同的功能部件之间传输数据和控制信号。
外部总线则用于连接8088与外部设备，如内存、输入输出（I/O）设备等。
8088的总线宽度为16位，分为数据总线、地址总线和控制信号总线。
数据总线用于传输数据，宽度为16位，可以同时传输一个字节（8位）或一个字（16位）。
地址总线用于寻址，其宽度为20位，可以寻址1MB空间。
控制信号总线至少包括读（RD）、写（WR）、片选（CS）、内存读（MREQ）、I/O读（IOR）和时钟这些基本信号。
8088的时序包括外设周期、读周期、写周期和I/O周期。
外设周期用于与外部设备进行通信，包括读写外设内容和控制外设。
读周期用于从内存或外设读取数据到寄存器或内部缓冲器中。
写周期用于将内部寄存器或内部缓冲器中的数据写入到内存或外设中。
I/O周期用于从外部设备读取或写入数据。
在时序方面，8088采用了同步时序设计。
时钟信号周期（CLK周期）用于同步各个部件的工作。
时钟信号由外部提供，频率为4.77MHz，即每个时钟周期为210ns。
在一个时钟周期内可以完成一个机器周期的工作。
8088的机器周期分为5个时钟周期，即一个机器周期需要5个时钟周期完成。
根据不同的操作，一个机器周期又可以分为多个时钟周期。
不同的操作需要不同的时钟周期数来完成，包括指令周期、内存周期、I/O周期等。
具体的时序可以通过查阅8088的数据手册得到。
总的来说，8088的总线结构和时序是保证处理器与外部设备通信的关键。
通过总线结构的设计和时序的安排，8088能够快速、准确地与外部设备交互，实现数据、控制信号和地址的传输和处理。
同时，时序的设计也要考虑到时钟频率、数据传输速度等因素，以确保系统的稳定性和可靠性。
微型计算机原理及应用(第四章4)
4.4 8086/8088的主要操作功能
8086的主要操作功能：
1. 系统的复位和启动操作
2. 总线操作 3. 中断操作 4. 最小工作模式下的总线请求 5. 最大工作模式下的读/写操作
4.4 8086/8088的主要操作功能
时序：为实现某个操作，在时钟信号的统一控制下，芯片上的 引脚信号按一定的时间顺序发出有效信号，这个时间顺序就是 时序。 例： 存储器写操作时序，I/O端口读操作时序 时序图：描述某一操作过程中，芯片/总线上有关引脚信号随 时间发生变化的关系图。
4.4.2 总线操作
（5） T4状态：
10. RD 变 为 高 电 平 ，
CPU 从 数 据 总 线 上 读
数据。 11. DEN在T4状态的中 间变为高电平，数据收 发器与总线断开。 12. AD15~AD0 变为高 阻态。
例： 假设 DS =3000H, BX=500CH, [3500CH]=9AH
低电平 高电平 无效
RQ/GT1 , RQ/GT0
4.4.1 系统的复位和启动操作
CPU复位时8086/8088各个内部寄存器的值：（P96 表4 - 10） FR、DS、ES、SS、IP等寄存器被清零。 指令队列被清空。 CS寄存器设置为FFFFH。
注意：由于复位后，标志寄存器被清零，所有标志位都被清 除，因而，系统程序在启动时，总是要通过指令来设置各个 有关标志。 当RESET由高电平变低电平7个时钟周期后，CPU开始从 FFFF0处执行程序，使系统在启动时，能自动进入系统程序。
无作用
浮空
8086/8088 的启动和复位信号
4.4.1 系统的复位和启动操作
8086CPU复位后总线信号：
三 态 输 出 线
8086的主要操作功能：
1. 系统的复位和启动操作
2. 总线操作 3. 中断操作 4. 最小工作模式下的总线请求 5. 最大工作模式下的读/写操作
4.4 8086/8088的主要操作功能
时序：为实现某个操作，在时钟信号的统一控制下，芯片上的 引脚信号按一定的时间顺序发出有效信号，这个时间顺序就是 时序。 例： 存储器写操作时序，I/O端口读操作时序 时序图：描述某一操作过程中，芯片/总线上有关引脚信号随 时间发生变化的关系图。
4.4.2 总线操作
（5） T4状态：
10. RD 变 为 高 电 平 ，
CPU 从 数 据 总 线 上 读
数据。 11. DEN在T4状态的中 间变为高电平，数据收 发器与总线断开。 12. AD15~AD0 变为高 阻态。
例： 假设 DS =3000H, BX=500CH, [3500CH]=9AH
低电平 高电平 无效
RQ/GT1 , RQ/GT0
4.4.1 系统的复位和启动操作
CPU复位时8086/8088各个内部寄存器的值：（P96 表4 - 10） FR、DS、ES、SS、IP等寄存器被清零。 指令队列被清空。 CS寄存器设置为FFFFH。
注意：由于复位后，标志寄存器被清零，所有标志位都被清 除，因而，系统程序在启动时，总是要通过指令来设置各个 有关标志。 当RESET由高电平变低电平7个时钟周期后，CPU开始从 FFFF0处执行程序，使系统在启动时，能自动进入系统程序。
无作用
浮空
8086/8088 的启动和复位信号
4.4.1 系统的复位和启动操作
8086CPU复位后总线信号：
三 态 输 出 线
第4章 8088的总线操作和时序
8282
OE
地址总线A19～ A0
8286
DT / R DEN
T OE
数据总线D15～D0
最大组态
8284A
CLK READY
RQ/GT0
READY RQ/GT1 TEST RESET NMI MN / MX INTA
控制总线
S0 CLK S1 MROC 8288 S2 MWTC DEN IORC DT/R IOWC ALE INTA BHE STB
第四章 8088的总线操作和时序
一、IBM PC/XT机主板结构 二、 IBM PC/XT控制核心 三、8088/8086的操作 四、8086/8088的总线周期
五、8088/8086总线形成
六、总线周期的概念 七、最大组态下的8088时序 八、系统总线上的信号时序 九、IBM PC/XT的CPU系统
来自系统 AENBRD低，AEN 高时。 CPU控制总线，8288工作； 反之， 进行DMA操作。
5. 等待电路
IBM PC/XT规定存储器访问周期不插入等待状态；而在 I/O 访问周期需插 入一个等待状态。DMA操作（非动态RAM刷新）时需插入一个等待状态。
I/O CH RDY信号，送至U70的直流置位端，当其为0时，U70输出保持为 0，产生连续请求插入等待状态的控制信号。该信号用于I/O设备在插入 一个TW仍不能完成传输的情况，传输完成后，由I/O设备使其复位。
VCC
S0 S2
MCE / PDEN DEN CEN INTA IORC AIOWC IOWC
3. 8284时钟信号发生器
8284的结构框图：
8284的输出信号：
RESET—— 复位信号 READY—— 准备好信号 CLK—— 8088系统时钟，将晶振体三分频，产生4.77MHZ 的频率。 PCLK—— 外围设备用时钟信号，将CLK二分频，频率为 2.387MHZ。 OSC——14.318MHZ的频率。
OE
地址总线A19～ A0
8286
DT / R DEN
T OE
数据总线D15～D0
最大组态
8284A
CLK READY
RQ/GT0
READY RQ/GT1 TEST RESET NMI MN / MX INTA
控制总线
S0 CLK S1 MROC 8288 S2 MWTC DEN IORC DT/R IOWC ALE INTA BHE STB
第四章 8088的总线操作和时序
一、IBM PC/XT机主板结构 二、 IBM PC/XT控制核心 三、8088/8086的操作 四、8086/8088的总线周期
五、8088/8086总线形成
六、总线周期的概念 七、最大组态下的8088时序 八、系统总线上的信号时序 九、IBM PC/XT的CPU系统
来自系统 AENBRD低，AEN 高时。 CPU控制总线，8288工作； 反之， 进行DMA操作。
5. 等待电路
IBM PC/XT规定存储器访问周期不插入等待状态；而在 I/O 访问周期需插 入一个等待状态。DMA操作（非动态RAM刷新）时需插入一个等待状态。
I/O CH RDY信号，送至U70的直流置位端，当其为0时，U70输出保持为 0，产生连续请求插入等待状态的控制信号。该信号用于I/O设备在插入 一个TW仍不能完成传输的情况，传输完成后，由I/O设备使其复位。
VCC
S0 S2
MCE / PDEN DEN CEN INTA IORC AIOWC IOWC
3. 8284时钟信号发生器
8284的结构框图：
8284的输出信号：
RESET—— 复位信号 READY—— 准备好信号 CLK—— 8088系统时钟，将晶振体三分频，产生4.77MHZ 的频率。 PCLK—— 外围设备用时钟信号，将CLK二分频，频率为 2.387MHZ。 OSC——14.318MHZ的频率。
8086-8088--时序图PPT课件
RD DT/R
DEN
2021/7/23
2.总线写操作
CLK
A19/S6～A16/S3 BHE/S7 AD15～AD0
ALE M/IO WR DT/R DEN
一个总线周期
T1
T2
T3
T4
地址，BHE 地址输出
状态输出 数据输出
低电平写IO，高电平写存储器
2021/7/23
总线写操作时序与总线读操作时序基本相似，不同点有：
2021/7/23
执行指令MOV AL,[BX]的时序图T2
CLK IO/M A19~A16 /S6~S3 A15~A8 AD7~AD0
ALE RD
DT/R
DEN
T1 T2 T3 T4
A19~A16
S6 ~ S3
A7 ~ A0
D7 ~ D0
5.A19~A16 上 出 现 状
态
信
号
S6S5S4S3=0IF11 ， 使用DS
ALE MRDC/IORC
DT/R
DEN
一个总线周期
T1
T2
T3
T4
S2～S0
BHE A19～A16
地址输出
S2～S0无效
S7～S3
数据输入
2021/7/23
最大模式写时序
CLK S2～S0
A19/S6～A16/S3 BHE/S7
AD15～AD0
ALE AMWC/AIOWC
MWTC/IOWC
DEN
A7 ~ A0
D7 ~ D0
9.AD7~AD0 上 出 现数据信号1 0 0 11010
ALE RD
DT/R
DEN
( DS )=3000H, (BX)=500CH, (3500CH)=9AH
0-8088总线操作和时序-PPT课件
–
/S2、/S1、/S0：区分是访问存储器 还是I/O。
0
0
0
中断响应
– /RQ/GT0、/RQ/GT1：总线请求/允 0
0
1
读I/O
许信号
0 1 0 写I/O
– /LOCK：CPU占用系统总线锁存信
号。
0 1 1 Halt
– QS1、QS0：指示8088内部指令队 1
0
0
取指
列状态。
QS1 QS0 性能
1 0 1 读存储器
0
1
无操作
1 1 0 写存储器
0 1
1 0
队列中操作码的第一个字节
队列空
1
1
1
无源
1
1
队列中的其他字节
8284 时钟发生器
等待状态 发生器
MN/MX
/S0
CLK
/S1
READY /S2
RESET
/LOCK
AD0~AD7 A8~A19
GND ///DDASSSELT012NE/R///A/AMM//II/MIOOIWRONWWWORTTACCCCCC 地址
– 当要利用8088构成一个较小的系统时，系统 的地址总线可以由CPU的AD0~AD7、 A8~A15、A16~A19通过地址锁存器8282构 成，数据总线直接由AD0~AD7提供，也可 以通过发送/接收接口芯片8286供给（增大 总线的驱动能力），系统的控制总线直接由 CPU的控制线供给。
– 若要构成的系统较大，要求有较强的驱动能 力，8088要通过一个总线控制器8288来形成 各种总线周期，控制信号由8288给出。这时， 8088就处在最大组态。
S3-S6分时复用（和周期状态有关）
wjyl教程04
4.1.2 总线的数据传输
主设备(Master)：控制总线完成数据传输 主设备 ： 从设备(Slave)：被动实现数据交换 从设备 ：
某一时刻，只能有一个主设备控制总线， 某一时刻，只能有一个主设备控制总线， 其他设备此时可以作为从设备 某一时刻，只能有一个设备向总线发送数据， 某一时刻，只能有一个设备向总线发送数据， 但可以有多个设备从总线接收数据
8088
通常在信号名称加 上划线（ 上划线（如：MX）或星号（如：MX*） ）或星号（ ） 表示低电平有效
4.2.2 地址 数据信号 地址/数据信号
AD7 ~ AD0（Address/Data） ） 地址/数据分时复用引脚，双向、三态 地址 数据分时复用引脚，双向、 数据分时复用引脚 在访问存储器或外设的总线操作周期中， 在访问存储器或外设的总线操作周期中 ， 这些引脚在第一个时钟周期输出存储器或 I/O端口的低 位地址 7 ~ A0 端口的低8位地址 端口的低 位地址A 其他时间用于传送8位数据 位数据D 其他时间用于传送 位数据 7 ~ D0
每秒兆字节（ 每秒兆字节（MB/s） ） 每秒兆位（ 每秒兆位（Mb/s）或每秒位（bps） ）或每秒位（ ）
举例
1M＝ 1M＝106
5MHz的8088处理器 的 处理器
8÷（4×0.2×10-6）bps＝10×106 bps＝1.25 MB/S ÷ × × ＝ × ＝
4.2 8088的引脚信号 的引脚信号 请特别关注以下几个方面： 请特别关注以下几个方面： ⑴ 引脚的功能 ⑵ 信号的流向 ⑶ 有效电平 ⑷ 三态能力
1. 中断请求和响应引脚（续1） ）
INTA*（Interrupt Acknowledge） （ ） 可屏蔽中断响应，输出、低电平有效 可屏蔽中断响应，输出、 有效时，表示来自INTR引脚的中断请求已 有效时，表示来自 引脚的中断请求已 响应， 被CPU响应，CPU进入中断响应周期 响应 进入中断响应周期
微机原理 第4章：05-8088总线与时序
第四章 8088总线和时序 8088总线和时序
8088外部引脚 外部引脚 总线操作和时序
Intel 8088 双列直插封装，40引 双列直插封装，40引 单一正5 供电。具有8 脚，单一正5V供电。具有8位的数据 总线（8086具有 位数据总线），20 具有16位数据总线）， 总线（8086具有16位数据总线），20 位的地址总线，可以管理1MB的存储 位的地址总线，可以管理1MB的存储 器空间和64KB的端口地址 的端口地址。 器空间和64KB的端口地址。
最小工作方式电路
第二节 总线操作和时序
一、基本概念 总线操作：微处理器通过总线来进行取指令、 总线操作：微处理器通过总线来进行取指令、存取操作数 等操作。 等操作。 工作时序： 工作时序：指令译码以后按时间顺序产生的确定的控制信 号。 总线读操作：取指令，读存储器， I/O接口 总线读操作：取指令，读存储器，读I/O接口 时钟周期：时钟脉冲信号的一个循环时间叫一个时钟周期， 时钟周期：时钟脉冲信号的一个循环时间叫一个时钟周期， 又称为一个“T”状态 状态， 又称为一个“T”状态，是微处理器工作的最 总线写操作：写存储器，写I/O接口 总线写操作：写存储器， I/O接口 小时间单位。 小时间单位。 总线请求响应 指令周期：执行一条指令所需要的时间。 指令周期：执行一条指令所需要的时间。 中断响应 总线周期：完成一次对存储器或I/O端口的操作所需要的 总线周期：完成一次对存储器或I/O端口的操作所需要的 时间。 时间。
A15～ 地址总线，输出，三态。 A15～A8：地址总线，输出，三态。
A16～A19（S3～S6） 地址/状态线分 A16～A19（S3～S6）： 地址 状态线分
时复用引脚，输出， 时复用引脚，输出，三态， 先输出最高4位地址， 先输出最高 位地址，然后输出状态 位地址 信息。其中： 信息。其中： S6始终为 ； 始终为0； 始终为 S5表示 表示FLAGS寄存器中的 标志； 寄存器中的IF标志 表示 寄存器中的 标志； S4, S3=00时，当前 访问ES段 时 当前CPU访问 段 访问 01时，当前CPU访问 段 时 当前 访问SS段 访问 10时，当前CPU访问 段 时 当前 访问CS段 访问 11时，当前CPU访问 段 时 当前 访问DS段 访问
8088外部引脚 外部引脚 总线操作和时序
Intel 8088 双列直插封装，40引 双列直插封装，40引 单一正5 供电。具有8 脚，单一正5V供电。具有8位的数据 总线（8086具有 位数据总线），20 具有16位数据总线）， 总线（8086具有16位数据总线），20 位的地址总线，可以管理1MB的存储 位的地址总线，可以管理1MB的存储 器空间和64KB的端口地址 的端口地址。 器空间和64KB的端口地址。
最小工作方式电路
第二节 总线操作和时序
一、基本概念 总线操作：微处理器通过总线来进行取指令、 总线操作：微处理器通过总线来进行取指令、存取操作数 等操作。 等操作。 工作时序： 工作时序：指令译码以后按时间顺序产生的确定的控制信 号。 总线读操作：取指令，读存储器， I/O接口 总线读操作：取指令，读存储器，读I/O接口 时钟周期：时钟脉冲信号的一个循环时间叫一个时钟周期， 时钟周期：时钟脉冲信号的一个循环时间叫一个时钟周期， 又称为一个“T”状态 状态， 又称为一个“T”状态，是微处理器工作的最 总线写操作：写存储器，写I/O接口 总线写操作：写存储器， I/O接口 小时间单位。 小时间单位。 总线请求响应 指令周期：执行一条指令所需要的时间。 指令周期：执行一条指令所需要的时间。 中断响应 总线周期：完成一次对存储器或I/O端口的操作所需要的 总线周期：完成一次对存储器或I/O端口的操作所需要的 时间。 时间。
A15～ 地址总线，输出，三态。 A15～A8：地址总线，输出，三态。
A16～A19（S3～S6） 地址/状态线分 A16～A19（S3～S6）： 地址 状态线分
时复用引脚，输出， 时复用引脚，输出，三态， 先输出最高4位地址， 先输出最高 位地址，然后输出状态 位地址 信息。其中： 信息。其中： S6始终为 ； 始终为0； 始终为 S5表示 表示FLAGS寄存器中的 标志； 寄存器中的IF标志 表示 寄存器中的 标志； S4, S3=00时，当前 访问ES段 时 当前CPU访问 段 访问 01时，当前CPU访问 段 时 当前 访问SS段 访问 10时，当前CPU访问 段 时 当前 访问CS段 访问 11时，当前CPU访问 段 时 当前 访问DS段 访问
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CLK
T2
T3
T4
T1
T2
T3
T4
AD
地址
缓冲
数据
地址
缓冲
数据
•T1 状态：BIU将RAM或I/O地址放在地址/数据复用总线A/D）上。 •T2 状态： ➢读总线周期：A/D总线为接收数据做准备。改变线路的方向。 ➢写总线周期： A/D总线上形成待写的数据，且保持到总线周期的 结束(T4)。
•T3, T4:对于读或写总线周期，AD总线上均为数据。
8086微处理器
8088微处理器
• 16位AD复用 • BHE高八位数据总线允许 • M/IO引脚选择
存储器/接口电路
8位AD复用 不用 M/IO引脚选择 存储器/接口电路
§3 相关电路知识
常用两种基本电路：三态门和D触发器
一、三态门 （一）NMOS的三态门电路分析
+5V
T为低电平时输出为高阻抗(三态)
– 22 行
READY：输入，高电平有效，准备就绪引脚。当进
总线操作时，该引脚有效才可以完成数据传
送操作，否则会一直等待该引脚为有效状态。
– 23
TEST ：输入，低电平有效，测试引脚。当它有效
时，可以使微处理器退出WAIT指令的执行。
– 33
MN/MX：工作方式选择引脚。接高电平表示工作
(一)、引脚的功能（续）
– 17
NMI：输入，上升沿有效，不可屏蔽中断请求引脚
– 18
INTR：输入，高电平有效，可屏蔽中断请求引脚
– 32
RD：输出，三态，低电平有效，读控制引脚
• (3) 复用总线引脚
– 9—16 AD0~AD7：地址/数据分时复用引脚，双向，三态 – 38-35 A16 ~A19 /S3~S6：地址/状态分时复用引脚，输出，三态 • (4) 在不同工作方式下定义不同的引脚
T为高电平时输出为输入的反相
A
F
T
F
T
A
表示反相或低电平有效
（二）三态门符号
A
F
A
F
A
F
T
T
T
三态门具有单向导通和三态的特性。
（三）常用集成电路芯片
1~2个
若干个
T1 T2 T3 T4 Ti Ti T1 T2 T3 Tw Tw Tw T4 Ti Ti
总线周期
总线周期
8086 基本总线周期 空闲时钟周期Ti，在两个总线周期之间插入，总线处于空 闲状态
三、学习CPU时序的目的
• 1、了解时序有利于我们深入理解指令的 执行过程
• 2、有利于适当选用指令 • 3、对于CPU、存储器和I/O端口时序配合
A8
8088
A15 SSO HIGH
(一)、引脚的功能
• (1) 电源、地、时钟信号
– 40
Vcc +5V
– 1和20 GND
– 19
CLK 5MHz，占空比1/3
• (2) 处理器控制信号
– 21
RESET：输入，高电平有效，复位信号。使微处理
器
停止现行操作，并进行初始化：CS置为FFFFH， 其余寄存器清零、指令队列清空。
基本的总线周期：存储器读或写；输 入输出端口的读或写；中断响应
二、CPU的时序和存储器以及外设的时序
• 总线周期的组成：8088的基本总线周期 为4个时钟周期，每个时钟周期间隔称为 一个T状态。
总线周期
总线周期
T1
CLK
T2
T3
T4
T1
T2
T3
T4
AD
地址
缓冲
数据
地址
缓冲
数据
总线周期
总线周期
T1
有深刻理解 • 4、在控制过程中实时操作的需要
§2 8088的总线
• 一、8088的两种组态 • 二、8088的引线
一、8088的两种组态
• 当把8088CPU与存储器和外设构成一个计算 机系统时，根据所连的存储器和外设的规模， 8088可以有两种不同的组态：
最小组态：系统的地址总线由CPU的AD0-AD7,A8A15,A16-A19通过地址锁存器8282构成；数据总线可以直 接供给，也可以通过发送/接收接口片子8286供给；控制 总线直接供给。
问题：CPU时序、存储器时序和I/O端 口的时序之间的配合
• （1）早期的计算机设计中，是在设计CPU和
存储器以及外设时协调解决的
• （2）目前，解决方法：在CPU中设计一条准 备就绪READY输入线（存储器或I/O端口输给 CPU的状态线），CPU在T3状态的前沿采样 该信号，当RAM或I/O接口速度不够时，T3与 T4 之间可插入等待状态 Tw 。
•Ti : 当BIU无访问操作数和取指令的任务时， 8086不执行总线操作，总线周期处于空闲状 态 Ti 。
基本的总线周期时序分析
若干个 T1 T2 T3 T4 T1 T2 T3 Tw Tw Tw T4 T1 T2
总线周期
总线周期
8088基本的总线周期
由4个T状态组成，记为：T1、 T2、 T3、 T4 等待时钟周期Tw，在总线周期的T3和T4之间插入，总线处于 等待状态
第四章 8088的总线操作和时序
§1 概述 §2 8088的总线 §3 相关电路知识 §4 8088典型时序分析 §5 IBM PC/XT的CPU系统 §6 计数器和定时器电路
§1 概述
• 一、指令周期、总线周期和T状态 • 二、CPU的时序和存储器以及外设的时
序 • 三、学习CPU时序的目的
一、指令周期、总线周期和T状态
– 31 – 30 – 29
HOLD RQ/GT0 HLDA RQ/GT1 WR LOCK 写控制信号变成总线封锁信号
– 28 – 27 – 26 – 25 – 24 – 34
M/IO DT/R DEN ALE INTA HIGH
最小组态 最大组态
（二）、8086与8088在引脚上的区别
• 指令的执行：取指令、译码和执行 • 指令周期：执行一条指令所需要的时间 • 总线周期：CPU从存储器或输入输出端口，存
取一个字节所需时间 • 每个总线周期包括4个T状态，每个T状态是
8088中处理动作的最小单位（时钟周期） • 8088的时钟频率为5Mz，一个T状态为200ns，
在IBM-PC中，时钟频率为4.77MHz，一个T 状态为210ns
最大组态：通过总线控制器8288来形成各种总线周期， 控制信号由8288供给。IBM PC/XT工作在最大模式
两种组态方式的实现：通过MN/MX引脚选择是处于小工作 模式(MN)还是处于大工作模式(MX)。同样是40根引脚，但 是在不同工作模式时，部分引脚的定义又有所不同。
二、8088的引线
A14 A13 A12 A11 A10 A9
T2
T3
T4
T1
T2
T3
T4
AD
地址
缓冲
数据
地址
缓冲
数据
•T1 状态：BIU将RAM或I/O地址放在地址/数据复用总线A/D）上。 •T2 状态： ➢读总线周期：A/D总线为接收数据做准备。改变线路的方向。 ➢写总线周期： A/D总线上形成待写的数据，且保持到总线周期的 结束(T4)。
•T3, T4:对于读或写总线周期，AD总线上均为数据。
8086微处理器
8088微处理器
• 16位AD复用 • BHE高八位数据总线允许 • M/IO引脚选择
存储器/接口电路
8位AD复用 不用 M/IO引脚选择 存储器/接口电路
§3 相关电路知识
常用两种基本电路：三态门和D触发器
一、三态门 （一）NMOS的三态门电路分析
+5V
T为低电平时输出为高阻抗(三态)
– 22 行
READY：输入，高电平有效，准备就绪引脚。当进
总线操作时，该引脚有效才可以完成数据传
送操作，否则会一直等待该引脚为有效状态。
– 23
TEST ：输入，低电平有效，测试引脚。当它有效
时，可以使微处理器退出WAIT指令的执行。
– 33
MN/MX：工作方式选择引脚。接高电平表示工作
(一)、引脚的功能（续）
– 17
NMI：输入，上升沿有效，不可屏蔽中断请求引脚
– 18
INTR：输入，高电平有效，可屏蔽中断请求引脚
– 32
RD：输出，三态，低电平有效，读控制引脚
• (3) 复用总线引脚
– 9—16 AD0~AD7：地址/数据分时复用引脚，双向，三态 – 38-35 A16 ~A19 /S3~S6：地址/状态分时复用引脚，输出，三态 • (4) 在不同工作方式下定义不同的引脚
T为高电平时输出为输入的反相
A
F
T
F
T
A
表示反相或低电平有效
（二）三态门符号
A
F
A
F
A
F
T
T
T
三态门具有单向导通和三态的特性。
（三）常用集成电路芯片
1~2个
若干个
T1 T2 T3 T4 Ti Ti T1 T2 T3 Tw Tw Tw T4 Ti Ti
总线周期
总线周期
8086 基本总线周期 空闲时钟周期Ti，在两个总线周期之间插入，总线处于空 闲状态
三、学习CPU时序的目的
• 1、了解时序有利于我们深入理解指令的 执行过程
• 2、有利于适当选用指令 • 3、对于CPU、存储器和I/O端口时序配合
A8
8088
A15 SSO HIGH
(一)、引脚的功能
• (1) 电源、地、时钟信号
– 40
Vcc +5V
– 1和20 GND
– 19
CLK 5MHz，占空比1/3
• (2) 处理器控制信号
– 21
RESET：输入，高电平有效，复位信号。使微处理
器
停止现行操作，并进行初始化：CS置为FFFFH， 其余寄存器清零、指令队列清空。
基本的总线周期：存储器读或写；输 入输出端口的读或写；中断响应
二、CPU的时序和存储器以及外设的时序
• 总线周期的组成：8088的基本总线周期 为4个时钟周期，每个时钟周期间隔称为 一个T状态。
总线周期
总线周期
T1
CLK
T2
T3
T4
T1
T2
T3
T4
AD
地址
缓冲
数据
地址
缓冲
数据
总线周期
总线周期
T1
有深刻理解 • 4、在控制过程中实时操作的需要
§2 8088的总线
• 一、8088的两种组态 • 二、8088的引线
一、8088的两种组态
• 当把8088CPU与存储器和外设构成一个计算 机系统时，根据所连的存储器和外设的规模， 8088可以有两种不同的组态：
最小组态：系统的地址总线由CPU的AD0-AD7,A8A15,A16-A19通过地址锁存器8282构成；数据总线可以直 接供给，也可以通过发送/接收接口片子8286供给；控制 总线直接供给。
问题：CPU时序、存储器时序和I/O端 口的时序之间的配合
• （1）早期的计算机设计中，是在设计CPU和
存储器以及外设时协调解决的
• （2）目前，解决方法：在CPU中设计一条准 备就绪READY输入线（存储器或I/O端口输给 CPU的状态线），CPU在T3状态的前沿采样 该信号，当RAM或I/O接口速度不够时，T3与 T4 之间可插入等待状态 Tw 。
•Ti : 当BIU无访问操作数和取指令的任务时， 8086不执行总线操作，总线周期处于空闲状 态 Ti 。
基本的总线周期时序分析
若干个 T1 T2 T3 T4 T1 T2 T3 Tw Tw Tw T4 T1 T2
总线周期
总线周期
8088基本的总线周期
由4个T状态组成，记为：T1、 T2、 T3、 T4 等待时钟周期Tw，在总线周期的T3和T4之间插入，总线处于 等待状态
第四章 8088的总线操作和时序
§1 概述 §2 8088的总线 §3 相关电路知识 §4 8088典型时序分析 §5 IBM PC/XT的CPU系统 §6 计数器和定时器电路
§1 概述
• 一、指令周期、总线周期和T状态 • 二、CPU的时序和存储器以及外设的时
序 • 三、学习CPU时序的目的
一、指令周期、总线周期和T状态
– 31 – 30 – 29
HOLD RQ/GT0 HLDA RQ/GT1 WR LOCK 写控制信号变成总线封锁信号
– 28 – 27 – 26 – 25 – 24 – 34
M/IO DT/R DEN ALE INTA HIGH
最小组态 最大组态
（二）、8086与8088在引脚上的区别
• 指令的执行：取指令、译码和执行 • 指令周期：执行一条指令所需要的时间 • 总线周期：CPU从存储器或输入输出端口，存
取一个字节所需时间 • 每个总线周期包括4个T状态，每个T状态是
8088中处理动作的最小单位（时钟周期） • 8088的时钟频率为5Mz，一个T状态为200ns，
在IBM-PC中，时钟频率为4.77MHz，一个T 状态为210ns
最大组态：通过总线控制器8288来形成各种总线周期， 控制信号由8288供给。IBM PC/XT工作在最大模式
两种组态方式的实现：通过MN/MX引脚选择是处于小工作 模式(MN)还是处于大工作模式(MX)。同样是40根引脚，但 是在不同工作模式时，部分引脚的定义又有所不同。
二、8088的引线
A14 A13 A12 A11 A10 A9