晶振电容计算
24M晶振匹配电容计算
从模块24M 晶振（SMD3225-24MHz -7pF ）电容匹配测试报告图 1.1 24M 晶振原理图 1测试PCB 板寄生电容如上图1.1，图中C1与C2为匹配电容，C3为测试使用表笔（5.6pf ）。
通过频率计测试电路频率偏移，结合晶振T/S 值（T/S 值按20ppm/pf 计算），可计算出PCB 寄生电容。
使用频率计测试晶振电路频偏为-25.6ppm ，如下图1.2所示。
图 1.2 频率偏移频偏-25.6ppm 换算成电容为1.28pf 。
加入表笔后的频率影响，总电容为：pf C 14.52.8//2.86.5=+=）（总根据公式：L C C C C +=+总频偏寄生有：1.28pf 7pf 14.5+=+寄生C pf可算出寄生电容C 寄生:pf 14.3=寄生C2.根据寄生电容值进行匹配方案设计使用的晶振为24.000MHz,CL=7pf 。
根据C 寄生的取值，能够优化出以下几个备选方案：表 1不同匹配电容的备选方案可见方案B 串联后容值匹配效果较好。
已知匹配电容C1=C2=8.2pf ，表笔电容5.6pf ，晶振的T/S=20ppm/pf ，接下来可计算出实际的频率偏移。
使用表笔（5.6pf ）测试出晶振电路频偏为-25.6ppm ，计算此时电路实配电容：14.52C 1C 2C 1C =++•+表笔表笔）（C C pf同时，计算不加表笔时匹配电容：pf C C 1.42//1=表笔令整个电路的匹配电容增加1.04pf ，即频偏增加了20.8ppm ，根据“电容容值越大，晶振电路频率越低”的原理，可得出电路未引入表笔时频偏为-4.8ppm 。
3. 测试方案B 的波形和特性阻抗。
图 1.3 方案B 芯片输入波形图 1.4 方案B芯片输出波形负阻抗测试，约1.5K欧姆时，不能正常抄表。
查规格书，等效电阻最大约为50欧姆，阻抗值为等效阻抗30倍，合理。
4.之前使用以下原理，未串入电阻，匹配电容10pf时输入存在明显过冲，输出波形畸变较为严重。
贴片无源晶振负载等效电容
贴片无源晶振负载等效电容
贴片无源晶振的负载等效电容（Load Capacitance）是指在电路中跨接晶振两端的总的外界有效电容。
它由几个部分组成，包括：
1.Cd和Cg：分别接在晶振的两个脚上和对地的电容。
一般情况下，Cd等于Cg，但也可以不等。
这两个电容被称为匹配电容或外接电容，其作用是调节负载电容以使其与晶振的要求相一致。
需要注意的是，Cd和Cg串联后的总电容值（Cd*Cg/(Cd+Cg)）才是有效的负载电容部分。
例如，如果Cd和Cg都等于30pF，那么它们对负载电容的贡献是15pF。
2.Cic：芯片引脚分布电容以及芯片内部电容。
有些芯片为了在PCB上省去Cd和Cg，会在芯片内部集成电容。
3.△C：PCB走线分布电容，其经验值通常在2.5至5pF 之间。
负载电容的计算公式为：CL = [Cd*Cg/(Cd+Cg)] + Cic + △C。
其中，CL是负载电容，Cd和Cg是分别接在晶振的两个脚上和对地的电容，Cic是芯片引脚分布电容以及芯片内部电容，△C是PCB走线分布电容。
需要注意的是，负载电容对振荡频率有影响。
一般来说，增大负载电容会使振荡频率下降，而减小负载电容会使振荡频率升高。
此外，负载电容的改变也会影响晶振的其他性能参数，因此在选择和使用晶振时，需要根据具体的应用需求和晶振的规格书来确定合适的负载电容值。
晶振和电容的匹配原理
晶振和电容的匹配 /spec_pages/PNDescrpt/Load_Cap.htm 晶振 等效 于 电感/电容/内阻使用 VCXO (压控晶体振荡器)作为时钟(CLK)发生器 测量时可接出一段锡丝，锡丝上紧密缠绕十多匝线，形成天线感应，再用 counter 频率计用探头（可用示波器探头）测量。
其中 两个电容 C1、C2 通过地串联又与晶振并联，并与其他杂散电容并联。
一般选择 C1、C2 值要比其他杂散电容高 8~10 倍，来减少杂散电容影响。
一般 IC 引脚约 2~3pF，杂散电容 2~3pF Co(晶振内部电容)3~5pF 所有 Cl=C1 串 C2+IC+杂散+Co 即 Load capacitance :Cl 值fS = (Series) frequency =I2C BUS 很常用, 也常出问题, 所以我们通常要用 DIGITAL SCOPE 来观察它在出 状况前和出状况时的波形有无异样. 什么样的波形才算正确呢? 1) rise time 2) fall time 3) ack voltage 4) start condition 5) stop condition 6) 读的时候, ACK 从哪里来, 每个 BYTE 都要有? 最后一个 BYTE? 7) 写的时候, ACK 从哪里来, 每个 BYTE 都要有? 最后一个 BYTE? 8) repeated start condition 9) 9 个 CLK 的间隔必须一样吗?如何选用 Voltage Regulator? 似乎很简单, 提几个问题让大家考虑一下. 1)输出电流需要多大? 2)Dropout(压降)多大? 3)功耗多大? 4)采用哪一种 PAKAGE? 5)站立式的,要加 HEATSINK 吗? 多大的 HEATSINK 才够? 6)贴片式的, 要多大的铜片才够上热?7)PCB 所能承受的最高温度是多少? 8)如输入电压太高, REGULATOR 两端的压降太大而引起过热, 如何解决? 9) 多大的电流要求多宽的 COPPER TRACK? 10) 多大的电流要求多大的过孔?The table below gives rough guidelines of how wide to make a trace for a given amount of current. Trace Width [inches] 0.010 0.015 0.020 0.025 0.050 0.100 0.150 Trace Width [mm] 0.254 0.381 0.508 0.635 1.27 2.54 3.81 Current [A] 0.3 0.4 0.7 1.0 2.0 4.0 6.0Here is what I have used for years to calculate the current carrying capacity of a plated-thru hole. Find the circumference of the hole by multiplying the diameter x 3.141 this will give you the equivalent 1 Oz. trace width that can be used to find the current carrying capacity from the tables in IPC-D-275. Remember the copper in the hole is always 1 Oz. 1) Φ0.5 (diameter = 0.5mm) via Circumference of via = 0.5x3.14 = 1.57 mm 2) Φ0.3 (diameter = 0.3mm) via Circumference of via = 0.3x3.14 = 0.942 mm若用铜箔作为散热, 需要多大的面积? /Article/com/200511/791.html 1.系统要求: VOUT=5.0V；VIN(MAX)=9.0V；VIN(MIN)=5.6V；IOUT=700mA；运行周期=100%；T A=50℃ 根据上面的系统要求选择 750mA MIC2937A-5.0BU 稳压器，其参数为： VOUT=5V±2%(过热时的最坏情况) TJ MAX=125℃。
晶振工作原理及参数详解
晶振电路周期性输出信号的标称频率（Normal Frequency），就是晶体元件规格书中所指定的频率，也是工程师在电路设计和元件选购时首要关注的参数。
晶振常用标称频率在1～200MHz之间，比如32768Hz、8MHz、12MHz、24MHz、125MHz等，更高的输出频率也常用PLL（锁相环）将低频进行倍频至1GHz以上。
输出信号的频率不可避免会有一定的偏差，我们用频率误差（Frequency Tolerance）或频率稳定度（Frequency Stability）来表示，单位是ppm，即百万分之一（parts per million）（1/106），是相对标称频率的变化量，此值越小表示精度越高。
比如，12MHz晶振偏差为±20ppm，表示它的频率偏差为12×±20Hz=±240Hz，即频率范围是（11999760～12000240Hz）。
另外，还有一个温度频差（Frequency Stability vs Temp），表示在特定温度范围内，工作频率相对于基准温度时工作频率的允许偏离，它的单位也是ppm。
我们经常还看到其它的一些参数，比如负载电容、谐振电阻、静电容等参数，这些与晶体的物理特性有关。
石英晶体有一种特性，如果在晶片某轴向上施加压力时，相应施力的方向会产生一定的电位。
相反的，在晶体的某轴向施加电场时，会使晶体产生机械变形；如果在石英晶片上加上交变电压，晶体就会产生机械振动，机械形变振动又会产生交变电场，尽管这种交变电场的电压极其微弱，但其振动频率是十分稳定的。
当外加交变电压的频率与晶片的固有频率（与切割后的晶片尺寸有关，晶体愈薄，切割难度越大，谐振频率越高）相等时，机械振动的幅度将急剧增加，这种现象称为“压电谐振”。
将石英晶片按一定的形状进行切割后，再用两个电极板夹住就形成了无源晶振，其符号图如下所示：下图是一个在谐振频率附近有与晶体谐振器具有相同阻抗特性的简化电路。
8mhz晶振的负载电容
8mhz晶振的负载电容什么是晶振？晶振，也称为石英晶体振荡器，是一种用于产生稳定的高频信号的电子元件。
它由一个石英晶体和两个电极组成，当施加电压时，石英晶体会振动并产生高频信号。
为什么需要负载电容？在使用晶振时，需要通过添加负载电容来调整其频率。
这是因为石英晶体的共振频率受其尺寸和形状的影响。
当外部负载电容与石英晶体并联时，会改变其共振频率。
8MHz晶振的负载电容如何选择？对于8MHz的晶振，一般建议使用15pF或18pF的负载电容。
这是因为8MHz的共振频率较低，因此需要较大的负载电容来调整其频率。
另外，在选择负载电容时还需要考虑到PCB布局和线路长度等因素。
如果线路长度过长或布局不合理，可能会导致信号失真或不稳定。
如何计算8MHz晶振的负载电容？在实际应用中，可以通过以下公式来计算8MHz晶振所需的负载电容：Cload = 2(CL - Cs) - Cp其中，Cload为负载电容的总值，CL为晶振的额定负载电容，Cs为晶体的静态电容，Cp为线路和芯片引脚的等效电容。
对于8MHz晶振，一般假设CL=18pF，Cs=3pF，Cp=5pF，则可得到：Cload = 2(18pF - 3pF) - 5pF = 28pF因此，在实际应用中，可以选择两个15pF或一个22pF的负载电容来满足要求。
总结在使用晶振时，选择合适的负载电容非常重要。
对于8MHz晶振来说，一般建议使用15pF或18pF的负载电容，并根据实际情况进行计算和调整。
同时，在布局和线路设计时也需要注意避免信号失真和不稳定等问题。
时钟晶振的两个电容的作用
时钟晶振的两个电容的作用这两个电容叫晶振的负载电容，分别接在晶振的两个脚上和对地的电容，一般在几十皮发。
它会影响到晶振的谐振频率和输出幅度，一般订购晶振时候供货方会问你负载电容是多少。
晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容）经验值为3至5pf。
各种逻辑芯片的晶振引脚可以等效为电容三点式振荡器。
晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联。
在晶振输出引脚 XO 和晶振输入引脚 XI 之间用一个电阻连接, 对于 CMOS 芯片通常是数 M 到数十M 欧之间。
很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了。
这个电阻是为了使反相器在振荡初始时处与线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振。
石英晶体也连接在晶振引脚的输入和输出之间, 等效为一个并联谐振回路, 振荡频率应该是石英晶体的并联谐振频率。
晶体旁边的两个电容接地, 实际上就是电容三点式电路的分压电容, 接地点就是分压点。
以接地点即分压点为参考点, 振荡引脚的输入和输出是反相的, 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡。
在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围。
外接时大约是数 PF 到数十 PF, 依频率和石英晶体的特性而定。
需要注意的是:这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率。
当两个电容量相等时, 反馈系数是 0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量。
STM32晶振选型 晶振不起振 晶振及负载电容 晶振参数计算器
第一步：增益裕量(Gainmargin)计算π 3.14晶振手册：F=32768Hz C0=2pFCL=6pF ESR(R1)=50000ΩSTM32手册：gm=5μA/V（选择单位）gm单位：μA/V(Oscillator transconductance)mA/V结果：gmcrit= 5.420E-07=0.54204μA/Vgainmargin=9.22第二步：外部负载电容的计算Cs=3pF注：一般取2~75~6CL1=CL2= 6.0pF第三步：驱动级别及外部电阻的计算对于32kHz的振荡器来说，一般不推荐使用外部限流电阻(译注：因为LSE的常见问题是振荡器ESR是指晶振的等效串联电阻(其值由晶振制造商给出)：IQ是流过晶振电流的均方根有效值，使用示波器可观测到其波形为正弦波。
电流值可使用峰－峰值(IPP)。
当使用电流探头时(如图6)，示波器的量程比例可能需要设置为1m 图6 使用电流探头检测晶振驱动电流。
注：分路电容（shunt capacitance）低频（32K）高频SE的常见问题是振荡器驱动能力不足而非晶振被过分驱动)比例可能需要设置为1mA/1mV。
IQMAX均方根有效值(假设流过晶振的电流波形为正弦波)。
AXPP 表达式如下：荡器起振条件将得不到满足从而无法正常工作。
重新计算Gainmargin 。
重新回到第一步。
确保振荡器的起振点在基频上，而不是在其他晶振制造商的给定值，外部电阻RExt是必需的，用以推荐使用RExt了，它的值可以是0Ω。
意到RExt和CL2构成了一个分压/滤波器，考虑通带宽度用电位器来代替RExt，RExt值可预设为CL2的位器的值即是CL2值。
t值对起振条件没有影响。
例如，RExt值的值。
32.768khz无源晶振的匹配电容
32.768khz无源晶振的匹配电容
无源晶振通常需要匹配电容来调整其频率，以确保它在指定频率（例如32.768 kHz）下正常工作。
匹配电容的选择取决于晶振的参数，包括晶振的额定频率、等效串联电阻（ESR）、等效串联电感（ESL）等。
在设计32.768 kHz的无源晶振电路时，一般需要考虑以下几个步骤：
1.查阅晶振的规格书：从晶振的规格书中获取关键参数，特别是
额定频率、ESR等。
2.计算匹配电容：使用晶振厂家提供的公式或图表，计算匹配电
容的理论值。
这通常涉及将晶振的ESR与匹配电容相联合，以
形成LC谐振电路。
3.考虑电路布局：电路的布局对于晶振的匹配也很重要。
确保布
局合理，尽量减小电路中可能引入的干扰和损耗。
4.实际调试：在实际电路中，可能需要通过试验和调试来优化匹
配电容的值。
使用频谱分析仪或示波器等工具来监测晶振的输
出，并调整匹配电容以使其达到设计频率。
请注意，无源晶振的调谐和匹配可能因制造差异、环境温度等因素而有所变化。
因此，最终的匹配电容值可能需要通过实际测试和调试来确定。
最好的方法是参考晶振厂家提供的设计指南和规格书，并在实际电路中进行仔细的调试。
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晶振电容设计的基本原则：
晶振两脚上的各种电容的等效电容等于晶振的负载电容，此时晶振的振动频率最准确。
晶振的负载电容可以在厂商提供的规格书上找到，每种晶振的负载电容都可能不一样。
晶振两脚上的各种电容包括：PCB走线上的电容，IC内部的电容等Crystal 基本參量以及計算公式：
L1Crystal 内部串連電感C1Crystal 内部串連電容R1Crystal 内部串連電阻C0Crystal 内部並聯電容CL Crystal 外部並聯負載電容fs Crystal 内部串聯諧振頻率fp Crystal 内部並聯諧振頻率fL Crystal 外加CL 後諧振頻率Cstray 雜散電容P Drive Level
Gain(pk)Crystal 與IC 閉環增益gm
IC 內的互導放大係數
(1) Crystal 内部等效電路：(2) Crystal 内部阻抗與頻率特性曲綫：
(3) 對於每一個Crystal 來講：有兩個頻率，一個是fs(串連諧振頻率) 另一個是fp(並連諧振頻率）
Fs 可以通過以下公式計算：
Fp
可以通過以下公式計算：
(4) 雜散電容的計算：（一般包括Trace 線的，pad 之間的，pin 之間的）
a(mil)Trace 線寬b(mil)Trace 線長
d(mil)Trace 到
ground 之間距離ε(PF/mil)單位線長的電容值Cpcb(pF)
a×b×ε/d,
(5) IC 内部电容的计算：
(6) 實際應用中，我們需要外加CL 來調整頻率來達到我們所需要的頻率值，同時我們還要需要了解Crystal 的頻率 所提供給的IC Spec 中的所建議使用的CL 值，而且我們還必須考慮電路中的雜散電容，CL 我們可以通過公式計算所得；
CL 可以通過理論公式計算得出：FL 可以通過理論公式計算得出：
(7) 在實際應用中，我們還需考慮一個重要的問題就是IC 的Drive Level,因此我們需要計算Crystal 震蕩 回路中的消耗功率，不能大於IC的Drive level 極限值
(8) 起振條件：
Crystal
（參考模型1）
實際中我們可以將Crystal 與其負載電容等效為一個增益為-1的倒相器
L
R I P 2=
所以參考模型1就可以等效為以下電路
RL 可以通過下面電路賴等效計算
如果從阻抗的角度來分析以上電路可以等效為下面電路
C
C
C
L
N
+=
27M Crystal Application:
1)
Y2的周邊電路：
2)Y2的基本參數：
R1(ohm) (ESR) 30 (Max Value @ 10uW drive level)Co(pF) 7 (Max)P(uW)50CL(pF)
16
3)PCB 基本參數：
Trace Length 1(mil) 442.24Trace Length 2(mil) 431.29
Trace Width (mil) 10Pcb thickness(mil)
6ε(pF/mil)
0.00099
Cpcb=a×b×ε/d
4)Cstray 值的計算
Ctrace1=10*442.24*0.00099/6Ctrace1(pF)=0.729696Ctrace2=10*431.29*0.00099/6
Ctrace2(pF)=
0.7116285
Cpad1(pF)=0（因爲pad 下面是挖空的）Cpad2(pF)=
0（因爲pad 下面是挖空的）
Cstray(pF)= 1.4413245
)
//()//(21pad trace pad trace stray c c c c C +=
5)C I c 值的計算
Crystal
C IC (pF)=5
6)CL 值的計算：
CL1(pF)18CL2(pF)
18
CL(pF)=
15.4413245。