晶振的匹配电容选择修订稿
24M晶振匹配电容计算
从模块24M 晶振（SMD3225-24MHz -7pF ）电容匹配测试报告图 1.1 24M 晶振原理图 1测试PCB 板寄生电容如上图1.1，图中C1与C2为匹配电容，C3为测试使用表笔（5.6pf ）。
通过频率计测试电路频率偏移，结合晶振T/S 值（T/S 值按20ppm/pf 计算），可计算出PCB 寄生电容。
使用频率计测试晶振电路频偏为-25.6ppm ，如下图1.2所示。
图 1.2 频率偏移频偏-25.6ppm 换算成电容为1.28pf 。
加入表笔后的频率影响，总电容为：pf C 14.52.8//2.86.5=+=）（总根据公式：L C C C C +=+总频偏寄生有：1.28pf 7pf 14.5+=+寄生C pf可算出寄生电容C 寄生:pf 14.3=寄生C2.根据寄生电容值进行匹配方案设计使用的晶振为24.000MHz,CL=7pf 。
根据C 寄生的取值，能够优化出以下几个备选方案：表 1不同匹配电容的备选方案可见方案B 串联后容值匹配效果较好。
已知匹配电容C1=C2=8.2pf ，表笔电容5.6pf ，晶振的T/S=20ppm/pf ，接下来可计算出实际的频率偏移。
使用表笔（5.6pf ）测试出晶振电路频偏为-25.6ppm ，计算此时电路实配电容：14.52C 1C 2C 1C =++•+表笔表笔）（C C pf同时，计算不加表笔时匹配电容：pf C C 1.42//1=表笔令整个电路的匹配电容增加1.04pf ，即频偏增加了20.8ppm ，根据“电容容值越大，晶振电路频率越低”的原理，可得出电路未引入表笔时频偏为-4.8ppm 。
3. 测试方案B 的波形和特性阻抗。
图 1.3 方案B 芯片输入波形图 1.4 方案B芯片输出波形负阻抗测试，约1.5K欧姆时，不能正常抄表。
查规格书，等效电阻最大约为50欧姆，阻抗值为等效阻抗30倍，合理。
4.之前使用以下原理，未串入电阻，匹配电容10pf时输入存在明显过冲，输出波形畸变较为严重。
负载电容12pf晶振匹配电容
负载电容12pf晶振匹配电容
负载电容是指连接到晶振输出端的电容，用来调整晶振的频率。
晶振匹配电容是指用来匹配晶振频率的电容。
根据负载电容的大小，可以选择不同的晶振匹配电容进行匹配。
一般来说，负载电容为12pF的晶振，可以选择与负载电容相
等或相近的匹配电容。
所以，可以选择一个12pF的晶振匹配
电容进行匹配。
但具体的匹配电容大小还需要根据实际情况和应用需求进行调整和优化。
在实际设计中，可以通过实验或仿真来确定最佳的匹配电容大小。
详细讲解晶振，一篇文章学会计算晶振的负载电容，电阻选型（1）
详细讲解晶振，一篇文章学会计算晶振的负载电容，电阻选型（1）前言作为一名硬件工程师，从接触单片机的那天，就看到MCU的旁边经常看到会用到晶振，经常的旁边往往会放两个电容，有时候还会再放个电阻，很多硬件工程师都是看别的工程师放多大的电容，电阻，自己也跟着放，这样也没错，但是知其然不知其所以然，对你的硬件水平提高是没有任何帮助的，今天我们就讲一下晶振电路，以及晶振外围阻容器件的选型计算，下一篇文章会讲晶振和MCU是否匹配已经晶振常见问题处理。
晶振晶振电路晶振电路有两种，一种是Pierce电路，另外一种是Colpitts电路，其实就是两种晶振拓扑，比较常用的是Pierce电路。
所以我们大概介绍一下Colpitts电路的特点就跳过了，采用Colpitts电路的晶振的缺点是晶振两端会有杂散电抗，此时比较难考虑杂散电抗的影响，说白了就是计算起来比较麻烦，电路可靠性也更低，还会在晶振两端形成DC偏置电压，有点是电路有振幅限制，从而功耗更低，对外部电路辐射干扰更小。
我们重点要介绍的是Pierce电路，具体电路就是下图这种形式，也是最常见的拓扑图，该电路一般由非门电路（增益特别大的运放），反馈电阻，负载电容构成，电容和晶振是外置的，一般要自己选型，运放和反馈电阻一般集成在IC内部，启动速度更快，可靠性更高，所以说除非有很严苛的功耗要求，一般推荐使用此电路。
1）Rs是限流电阻，Rs的值越小，晶振启动速度越快，为了避免晶振过驱动，Rs也不能过小，在高频晶振中，Rs可以短路。
2）Rb是反馈电阻，为运放输入提供反馈，让运放工作在线性区，当运放工作在线性区时，晶振才能正常起振，当然反馈电阻Rb也会影响运放的环路增益，反馈电阻越大，增益越大。
阻容元件计算1）负载电容计算Cl=(C1*C2) / (C1+C2)+Cs+CpCs就是晶振内部的杂散电容，晶振规格书中一般会标出该值，Cp 就是PCB板上的走线以及晶振引脚的寄生电容，Cs和Cp的电容加起来总计2-8pF，最准确的方法是通过测试晶振输出波形来确认负载电容是否合适。
晶振负载电容和匹配电容的计算
晶振负载电容和匹配电容的计算
晶振负载电容和匹配电容的计算
晶振是电子设备中常用的一种元器件，其主要作用是产生稳定的时钟信号。
为了保证晶振能正常工作，需要进行负载电容和匹配电容的计算。
首先，负载电容的作用是让晶振的输出信号稳定，保证其频率准确无误。
负载电容的大小取决于晶振的特性和工作条件，可以通过以下公式计算：
C = (CL - CI) / 2
其中，C表示负载电容的大小，CL表示晶振的额定负载电容，CI表示晶振内部的等效电容。
需要注意的是，负载电容的大小应该略大于计算值，以确保晶振能够正常工作。
其次，匹配电容的作用是将晶振的阻抗与系统的阻抗匹配，提高信号传输的效率和稳定性。
匹配电容的大小取决于晶振的特性和系统设计，可以通过以下公式计算：
C = 1 / (2 * pi * f * R)
其中，C表示匹配电容的大小，f表示晶振的频率，R表示晶振的等效电阻。
需要注意的是，匹配电容的大小应该略小于计算值，以避免过度匹配导致信号失真。
总的来说，晶振负载电容和匹配电容的计算是晶振应用中非常重要的一步，需要根据实际情况进行精确计算和调整，以确保晶振能够稳定工作，提高系统的性能和可靠性。
晶振和电容的匹配原理
晶振和电容的匹配 /spec_pages/PNDescrpt/Load_Cap.htm 晶振 等效 于 电感/电容/内阻使用 VCXO (压控晶体振荡器)作为时钟(CLK)发生器 测量时可接出一段锡丝，锡丝上紧密缠绕十多匝线，形成天线感应，再用 counter 频率计用探头（可用示波器探头）测量。
其中 两个电容 C1、C2 通过地串联又与晶振并联，并与其他杂散电容并联。
一般选择 C1、C2 值要比其他杂散电容高 8~10 倍，来减少杂散电容影响。
一般 IC 引脚约 2~3pF，杂散电容 2~3pF Co(晶振内部电容)3~5pF 所有 Cl=C1 串 C2+IC+杂散+Co 即 Load capacitance :Cl 值fS = (Series) frequency =I2C BUS 很常用, 也常出问题, 所以我们通常要用 DIGITAL SCOPE 来观察它在出 状况前和出状况时的波形有无异样. 什么样的波形才算正确呢? 1) rise time 2) fall time 3) ack voltage 4) start condition 5) stop condition 6) 读的时候, ACK 从哪里来, 每个 BYTE 都要有? 最后一个 BYTE? 7) 写的时候, ACK 从哪里来, 每个 BYTE 都要有? 最后一个 BYTE? 8) repeated start condition 9) 9 个 CLK 的间隔必须一样吗?如何选用 Voltage Regulator? 似乎很简单, 提几个问题让大家考虑一下. 1)输出电流需要多大? 2)Dropout(压降)多大? 3)功耗多大? 4)采用哪一种 PAKAGE? 5)站立式的,要加 HEATSINK 吗? 多大的 HEATSINK 才够? 6)贴片式的, 要多大的铜片才够上热?7)PCB 所能承受的最高温度是多少? 8)如输入电压太高, REGULATOR 两端的压降太大而引起过热, 如何解决? 9) 多大的电流要求多宽的 COPPER TRACK? 10) 多大的电流要求多大的过孔?The table below gives rough guidelines of how wide to make a trace for a given amount of current. Trace Width [inches] 0.010 0.015 0.020 0.025 0.050 0.100 0.150 Trace Width [mm] 0.254 0.381 0.508 0.635 1.27 2.54 3.81 Current [A] 0.3 0.4 0.7 1.0 2.0 4.0 6.0Here is what I have used for years to calculate the current carrying capacity of a plated-thru hole. Find the circumference of the hole by multiplying the diameter x 3.141 this will give you the equivalent 1 Oz. trace width that can be used to find the current carrying capacity from the tables in IPC-D-275. Remember the copper in the hole is always 1 Oz. 1) Φ0.5 (diameter = 0.5mm) via Circumference of via = 0.5x3.14 = 1.57 mm 2) Φ0.3 (diameter = 0.3mm) via Circumference of via = 0.3x3.14 = 0.942 mm若用铜箔作为散热, 需要多大的面积? /Article/com/200511/791.html 1.系统要求: VOUT=5.0V；VIN(MAX)=9.0V；VIN(MIN)=5.6V；IOUT=700mA；运行周期=100%；T A=50℃ 根据上面的系统要求选择 750mA MIC2937A-5.0BU 稳压器，其参数为： VOUT=5V±2%(过热时的最坏情况) TJ MAX=125℃。
晶振负载电容外匹配电容计算
晶振负载电容外匹配电容计算及晶振振荡电路设计经验总结对应MCU（STM32F103XX）、WiFi（AP6212、AP6XXX）或USB HUB(FE1.1S、GL850G)一般需外部提供时钟信号，需要外挂一颗晶振，常有客户问到，如何结合晶振的负载电容计算外匹配电容容值以及在晶振振荡电路设计时需注意哪些事项，（1）晶振负载电容定义晶体元件的负载电容是指在电路中跨接晶体两端的总的外界有效电容，是晶振要正常震荡所需要的电容。
如果从石英晶体插脚两端向振荡电路方向看进去的全部有效电容为该振荡电路加给石英晶体的负载电容。
石英晶体的负载电容的定义如下式：其中：C S为晶体两个管脚之间的寄生电容（又名晶振静态电容或Shunt Capacitance），在晶体的规格书上可以找到具体值，一般0.2pF~8pF不等。
如图二是某32.768KHz的电气参数，其寄生电容典型值是0.85pF（在表格中采用的是Co）。
图1、某晶体的电气参数C G指的是晶体振荡电路输入管脚到GND的总电容，其容值为以下三个部分的和。
●需加外晶振主芯片管脚芯到GND的寄生电容 C i●晶体震荡电路PCB走线到到GND的寄生电容C PCB●电路上外增加的并联到GND的外匹配电容 C L1C D指的是晶体振荡电路输入管脚到GND的总电容。
容值为以下三个部分的和。
●需加外晶振主芯片管脚芯到GND的寄生电容, C o●晶体震荡电路PCB走线到到gnd的寄生电容，C PCB●电路上外增加的并联到GND的外匹配电容, C L2图1中标示出了C G，C D，C S的的组成部分。
图2、晶体振荡电路的概要组成（1）晶体负载电容和频偏之间的关系负载电容（load capacitance）主要影响负载谐振频率和等效负载谐振电阻，它与石英谐振器一起决定振荡器的工作频率，通过调整负载电容，一般可以将振荡器的工作频率调到标称值。
应用时我们一般外接电容，便是为了使晶振两端的等效电容等于或接近负载电容，对于要求高的场合还要考虑ic输入端的对地电容，这样便可以使得晶振工作的频率达到标称频率。
有源晶振电容大小选取规则_概述说明以及解释
有源晶振电容大小选取规则概述说明以及解释1. 引言1.1 概述本文旨在探讨有源晶振电容大小选取规则，并对其进行概述和说明。
有源晶振是一种常见的电子元器件，广泛应用于各种电路中。
而电容作为有源晶振中重要的组成部分，其大小的选取对有源晶振的性能至关重要。
1.2 文章结构本文分为四个主要部分：引言、正文、有源晶振电容大小选取规则和结论。
引言部分将介绍本文的目的和主要内容，正文部分将深入探讨相关理论知识。
而在有源晶振电容大小选取规则部分，我们将详细解释电容大小的作用，并列举一些常见的选取规则，同时考虑实际因素及应用场景。
最后，在结论部分，我们将总结全文并提出未来研究方向。
1.3 目的本文的目标是帮助读者更好地理解有源晶振电容大小选取规则，并提供一些实用指导。
通过阐述不同情况下选择合适大小的电容可以提升有源晶振性能，并减少可能出现的问题。
同时，我们也希望激发读者对有源晶振电容大小的更深入研究，并为未来相关领域的发展提供一些建议。
以上是文章“1. 引言”部分的详细内容，希望对您有所帮助！2. 正文在设计电路板时，选择合适的有源晶振电容大小至关重要。
有源晶振电容的大小直接影响到晶振的稳定性、频率精度和启动时间等方面。
本节将详细探讨有源晶振电容大小的选取规则。
在确定有源晶振电容大小之前，首先需要了解晶振所处的应用场景和系统要求。
不同的应用场景和系统对于有源晶振电容大小可能会有不同的要求。
一般来说，较大的电容可以提高晶振的稳定性，并降低由温度变化、供电波动和负载变化引起的频率误差。
然而，选择过大的电容也可能导致启动时间延长和功耗增加。
为了确定合适的有源晶振电容大小，可以考虑以下几个因素：首先是工作频率范围。
根据实际需求选择相应频率范围内的有源晶振，并参考其数据手册中给出的推荐电容范围。
其次是系统要求对频率精度及稳定性的要求。
如果系统对频率精度和稳定性要求较高，则可以选择较大的电容值。
此外，还需要考虑晶振的启动时间和功耗。
石英晶体振荡器负载电容的匹配设计
［ １ ． Ｎ ａ ｖ ａ ｌ Ｄ ｅ ｐ ｕ ｔ ｙ Ｏ ｉｃ ｆ ｅ ｏ ｆ Ｓ ｈ ａ ｎ ｇ ｈ ａ ｉ Ｍａ ｉ ｒ ｎ ｅ Ｄ ｉ ｅ ｓ ｅ ｌ Ｅ ｎ ｇ ｉ ｎ ｅ Ｒ ｅ ｓ ｅ ａ ｒ ｃ ｈ Ｉ ｎ ｓ ｔ ｉ ｔ ｕ ｔ ｅ ， Ｓ ｈ ａ ｎ ｇ ｈ ａ ｉ ２ ０ １ １ ０ ８ ， Ｃ ｈ ｉ ｎ ａ ； ２ ． Ｓ ｈ ａ ｎ ｇ ｈ ａ ｉ Ｅ ｌ ｅ ｃ ｔ ｉ ｒ ｃ ａ ｌ Ａ ｐ ｐ ａ ｒ ａ ｔ ｕ ｓ Ｒ ｅ ｓ ｅ ａ ｒ ｃ ｈ Ｉ ｎ ｓ ｔ ｉ ｔ ｕ ｔ ｅ （ Ｇ ｒ ｏ ｕ ｐ ） Ｃ ｏ ． ， Ｌ ｔ ｄ ． ，Ｓ ｈ ａ ｎ ｇ ｈ ａ ｉ ２ ０ ０ ０ ６ ３ ，Ｃ ｈ ｉ ｎ ａ ］
ｔ ｏ ｃ ｙｓ ｒ ｔ ａ ｌ ｏ ｓ ｃ ｉ ｌ ｌ ａ ｔ ｏ ｒ ｉ ｆ ｔ ｈ ｅ ｒ ｅ ｓ ｏ ｎ ａ ｎ ｃ ｅ ｉ ｍｐ ｅ ｄ ａ ｎ ｃ ｅ ｍｉ ｓ ｍａ ｔ ｃ ｈ ｅ ｓ ｏ ｓ ｃ ｉ ｌ ｌ ａ ｔ ｉ ｏ ｎ ｃ ｉ ｒ ｃ ｕ ｉ ｔ ， ｓ ｕ ｃ ｈ ａ ｓ ｏ ｓ ｃ ｉ ｌ ｌ ａ ｔ ｉ ｏ ｎ ｓ ｔ ａ ｒ ｔ — ｕ ｐ ｆ ａ ｉ ｌ ｕ ｒ ｅ ａ ｎ ｄ ｌ ａ ｒ ｇ ｅ ｆ ｒ ｅ ｑ ｕ ｅ ｎ ｃ ｙ ｄ ｅ ｖ ｉ ａ ｔ ｉ ｏ ｎ ． Ｂ ａ ｓ ｅ ｄ ｏ ｎ ｔ ｈ ｅ ａ ｐ ｐ ｌ ｉ ｃ ａ ｔ ｉ ｏ ｎ ｏ ｆ ｐ ｏ ｗ ｅ ｒ ｍｏ ｎ ｉ ｔ ｏ ｒ ｉ ｎ ｇ ｍｏ ｄ ｕ ｌ ｅ ｉ ｎ ｍａ ｒ ｉ ｎ ｅ ｃ ｉ ｒ ｃ ｕ ｉ ｔ ｂ ｒ ｅ ａ ｋ ｅ ｒ ， ｔ ｈ ｉ ｓ ｐ ａ ｐ ｅ ｒ ｏ ｐ ｔ ｉ ｍｉ ｚ ｅ ｄ ｔ ｈ ｅ ｄ ｅ ｓ ｉ ｇ ｎ ｏ ｆ ｔ ｈ ｅ ｃ ｙｓ ｒ ｔ ａ ｌ ｏ ｓ ｃ ｉ ｌ ｌ ａ ｔ ｏ ｒ ｃ ｉ ｒ ｃ ｕ ｉ ｔ ．
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晶振的匹配电容选择 WEIHUA system office room 【WEIHUA 16H-WEIHUA WEIHUA8Q8-
匹配电容是指晶振要正常震荡所需要的电容，一外接电容是为了使晶振两端的等效电容等于或接近于负载电容（晶体的负载电容是已知的，在出厂的时候已经定下来了，一般是几十PF，）。
应用时一般在给出负载电容值附近调整可以得到精确频率，此电容的大小主要影响负载谐振频率，一般情况下，增大电容会使振荡频率下降，而减小电容会使振荡频率升高，
晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C] 式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容，一般情况下，Cd、Cg取相同的值并联后等于负载电容是可以满足振荡条件的, 在许可的范围内Cd和Ｃg的值越小越好，电容值偏大会虽然有利于震荡的稳定，但是电容过大会增加起振的时间。
如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量。
在电路中输出端和输入端之间接了一个大的电阻，这是由于连接晶振的芯片端内部是一个线性运算放大器，将输入进行反向180度输出，晶振处的负载电容电阻组成的网络提供另外180度的相移，整个环路的相移360度，满足振荡的相位条件，同时还要求闭环增益大于等于1，晶体才正常工作。
晶振输入输出连接的电阻作用是产生负反馈，保证放大器工作在高增益的线性区，一般在M欧级，输出端的电阻与负载电容组成网络，提供180度相移，同时起到限流的作用，防止反向器输出对晶振过驱动，损坏晶振，有的晶振不需要是因为把这个电阻已经集成到了晶振里面。
设计是注意事项：
1.使晶振、外部电容器（如果有）与 IC之间的信号线尽可能保持最短。
当非常低的电流通过IC晶振振荡器时，如果线路太长，会使它对 EMC、ESD 与串扰产生非常敏感的影响。
而且长线路还会给振荡器增加寄生电容；
2.尽可能将其它时钟线路与频繁切换的信号线路布置在远离晶振连接的位置；
3.当心晶振和地的走线；
4.将晶振外壳接地。