实验八全加器的设计分析实验报告
实验八全加器的设计分析实验报告
姓名：孙时佳学号：3110102935 专业：计算机科学与技术
课程名称：逻辑与计算机设计基础实验同组学生姓名：无
实验时间：2012-11-6 实验地点：紫金港东4-509 指导老师：蒋方炎
一、实验目的和要求
1．掌握一位全加器的工作原理和逻辑功能
2.掌握串行进位加法器的工作原理和进位延迟
3.掌握超前进位的工作原理
4.掌握减法器的实现原理
5.了解加法器在CPU中的地位
6.掌握FPGA开发平台进行简单的I/O数据交互
二、实验内容和原理
实验内容：
1.实现16位加减器的调试仿真
2. 16位计算器设计
实验原理：
2.1 一位全加器（FA）
全加器是一个能对一位二进制数及来自低位的进位进行相加，产生本位和及向高位进位的逻辑电路。该电路有3个输入变量，分别是2个加数Ai 和Bi，低位进位输入Ci ，2个输出变量，分别是全加和Si，进位输出Ci+1。
一位全加器的逻辑表达式：Si = Ai⊕Bi⊕Ci 、Ci+1=Ai Bi+BiCi+CiAi
图表1：一位全加器真值表
由一位全加器的输入输出关系，得到电路图:
2.2多位串行进位全加器
多位全加器可由一位全加器将进位串接构成。高位进位生成速度慢，每一位的相加结果都必须等到低一位的进位产生以后才能建立起来，所以位数越多时间越长。
module adder_8bits(A, B, Ci, S, Co);
// port and variable declaration
adder_1bit A1_1(A[1], B[1], Ci,
A1_2(A[2], B[2], Ctemp[1],
A1_3(A[3], B[3], Ctemp[2],
A1_4(A[4], B[4], Ctemp[3],
A1_5(A[5], B[5], Ctemp[4],
A1_6(A[6], B[6], Ctemp[5],
A1_7(A[7], B[7], Ctemp[6],
A1_8(A[8], B[8], Ctemp[7],
endmodule
module adder_32bits(A, B, Ci, S, Co);
// port and variable declaration
adder_8bits A8_1(A[ 8: 1], B[ 8: 1], Ci,
A8_2(A[16: 9], B[16: 9], Ctemp[1],
A8_3(A[24:17], B[24:17], Ctemp[2],
A8_4(A[32:25], B[32:25], Ctemp[3],
endmodule
图表3多位串行进位全加器示意图及代码
2.3多位串行进位全减器
原理：
?用负数补码加法实现，减数当作负数求补码
? 共用加法器
? 用“异或”门控制求反，最低进位位加一
图表4 多位串行进位全减器电路图
Ctr为0时，S[7 : 0] = A[7 : 0] + B[7 : 0]，做加法
Ctr为1时，S[7 : 0] = A[7 : 0] - B[7 : 0]
= A[7 : 0] + B[7 : 0] + 1 ，做减法
图表5 全减器代码
Ctr＝0，做加法
Ctr＝1，做减法，同时C0＝1
2.4 超前进位加法器
?超前进位加法器用当前输入直接产生进位输出
? 对于给定的第i 位全加器，其进位有如下规律：
a)当Ai=Bi=1时，无论是否有进位输入，都有进位产生，即Ci+1=1。
定义进位生成函数：Gi = Ai ∧Bi
b)当半加器和为1，且进位Ci = 1时，进位被传递至输出，即Ci+1=1。
定义进位传递函数：Pi = Ai⊕Bi
? 输出进位通过二个门（与门、或门）即可得到
C1=G0 + P0C0
C2=G1 + P1C1 = G1 + P1G0 + P1P0C0
C3=G2 + P2C2 = G2 + P2G1 + P2P1G0 + P2P1P0C0
C4=G3 + P3C3 = G3 + P3G2 + P3P2G1 + P3P2P1G0+P3P2P1P0C0
当加法器位数较多时，进位输出函数式很长，电路很复杂
? 为了在速度和复杂性之间权衡，可采用分组超前进位方式
? 16位超前进位加法器可分4 组4位加法器，每4位加法有一个向上的进位输出–每组加法部件产生组进位函数
–C16表达式形式上与C4相同，可以使用4位超前进位电路
图表6 16位超前进位加法器示意图
C 8 = G 7 + P7G 6 + P7 P6G 5 + P7 P6 P5G 4 + P7 P6 P5 P4C 4 = G 4~ 7 + P4~ 7 C 4
C12 = G11 + P11G10 + P11 P10 G 9 + P11 P10 P9G 8 + P11 P10 P9 P8C 8 = G 8~11 + P8~11C 8
C16 = G15 + P15G14 + P15P14G13 + P15P14P13G12+ P15P14P13P12C12 = G12~15 + P12~15 C12 = G12~15 + P12~15 (G 8~1 1 + P8~11 (G 4~ 7 + P 4~ 7 (G 0~ 3 + P0~ 3C 0 )))
G 0~ 3 = G 3 + P3G 2 + P3 P2 G1 +P3 P2 P1G 0 P0~ 3= P3 P2 P1P0
G 4~ 7 = G 7 + P7G 6 + P7 P6G 5 +P7P6P5G 4 P4~ 7= P7P6P5P4
G 8~11 = G11 + P11G10 + P11 P10 G 9+ P11 P10 P9 G8 P8~11 = P11 P10 P9P8
G12~15 = G15 + P15 G14+ P15 P14 G13 + P15 P14 P13G12 P12~15 = P15 P14 P13 P12 三、主要仪器设备
1．装有ISE的计算机系统1台
2．Spartan III实验板1套
四、操作方法与实验步骤
4.1实现16位加减器的调试仿真
1.用Verilog结构化描述语言实现16位加减器。
首先创建新的工程，建立新的源文件，输入代码如下。然后检验代码的语法规则，如有错误在下方ERROR处提示下改正。
16位全加器的代码：
一位全加器的代码：
扩展的32位显示程序代码：
module display32bits(clk,disp_num,digit_anode,segment);
input clk;
input [31:0] disp_num;
output [7:0] digit_anode;
output [7:0] segment;
reg [7:0] digit_anode;
reg [7:0] segment;
reg [12:0] cnt=0;
wire [31:0] disp_num;
reg [3:0] num;
always@(posedge clk)begin
case(cnt[12:10])
3'b000:begin
digit_anode <= 8'b11111110;
num <= disp_num[3:0];
end
3'b001:begin
digit_anode <= 8'b11111101;
num <= disp_num[7:4];
end
3'b010:begin
digit_anode <= 8'b11111011;
num <= disp_num[11:8];
end
3'b011:begin
digit_anode <= 8'b11110111;
num <= disp_num[15:12];
end
3'b100:begin
digit_anode <= 8'b11101111;
num <= disp_num[19:16];
end
3'b101:begin
digit_anode <= 8'b11011111;
num <= disp_num[23:20];
end
3'b110:begin
digit_anode <= 8'b10111111;
num <= disp_num[27:24];
end
3'b111:begin
digit_anode <= 8'b01111111;
num <= disp_num[31:28];
end
endcase
case(num)
4'b0000:segment<=8'b11000000;
4'b0001:segment<=8'b11111001;
4'b0010:segment<=8'b10100100;
4'b0011:segment<=8'b10110000;
4'b0100:segment<=8'b10011001;
4'b0101:segment<=8'b10010010;
4'b0110:segment<=8'b10000010;
4'b0111:segment<=8'b11111000;
4'b1000:segment<=8'b10000000;
4'b1001:segment<=8'b10010000;
4'b1010:segment<=8'b10001000;
4'b1011:segment<=8'b10000011;
4'b1100:segment<=8'b11000110;
4'b1101:segment<=8'b10100001;
4'b1110:segment<=8'b10000110;
2. 仿真
建立新的基准测试波形文件，令A[15:0] = AAAA，B[15:0] = BBBB，对add_sub_16bits模块进行仿真。
3. 记录并分析仿真结果，若有错误应返回修改代码
4.2 1位计算器设计
1.功能
两个16位操作数支持按键修改
进入计算状态后，可进行加/减/与/或操作，并显示结果
2．步骤
1.编写Top模块
2.调用前面16为全加器和显示模块
3．增加创建操作数模块/计算结果模块
4．编写UCF文件。
5．下载到板子上验证。
五、实验结果与分析
六、讨论、心得
实验一 八位全加器的设计
电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表
实验一八位全加器的设计 一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程； 2.八位全加器设计原理。 二、实验目的 1.掌握图形设计方法； 2.熟悉QuartusⅡ软件的使用及设计流程； 3.掌握全加器原理，能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干 四、实验要求 1、用VHDL设计一个四位并行全加器； 2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理： 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。
2、实现框图： 1）四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。 通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。 2）八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下：
主成分分析实验报告
项目名称实验4―主成分分析 所属课程名称多元统计分析（英）项目类型综合性实验 实验(实训)日期2012年 4 月15 日
实验报告4 主成分分析（综合性实验） (Principal component analysis) 实验原理：主成分分析利用指标之间的相关性，将多个指标转化为少数几个综合指标，从而达到降维和数据结构简化的目的。这些综合指标反映了原始指标的绝大部分信息，通常表示为原始指标的某种线性组合，且综合指标间不相关。利用矩阵代数的知识可求解主成分。
实验题目：下表中给出了不同国家及地区的男子径赛记录：(t8a6) Country 100m (s) 200m (s) 400m (s) 800m (min) 1500m (min) 5000m (min) 10,000m (min) Marathon (mins) Argentina 10.39 20.81 46.84 1.81 3.7 14.04 29.36 137.72 Australia 10.31 20.06 44.84 1.74 3.57 13.28 27.66 128.3 Austria 10.44 20.81 46.82 1.79 3.6 13.26 27.72 135.9 Belgium 10.34 20.68 45.04 1.73 3.6 13.22 27.45 129.95 Bermuda 10.28 20.58 45.91 1.8 3.75 14.68 30.55 146.62 Brazil 10.22 20.43 45.21 1.73 3.66 13.62 28.62 133.13 Burma 10.64 21.52 48.3 1.8 3.85 14.45 30.28 139.95 Canada 10.17 20.22 45.68 1.76 3.63 13.55 28.09 130.15 Chile 10.34 20.8 46.2 1.79 3.71 13.61 29.3 134.03 China 10.51 21.04 47.3 1.81 3.73 13.9 29.13 133.53 Columbia 10.43 21.05 46.1 1.82 3.74 13.49 27.88 131.35 Cook Islands 12.18 23.2 52.94 2.02 4.24 16.7 35.38 164.7 Costa Rica 10.94 21.9 48.66 1.87 3.84 14.03 28.81 136.58 Czechoslovakia 10.35 20.65 45.64 1.76 3.58 13.42 28.19 134.32 Denmark 10.56 20.52 45.89 1.78 3.61 13.5 28.11 130.78 Dominican Republic 10.14 20.65 46.8 1.82 3.82 14.91 31.45 154.12 Finland 10.43 20.69 45.49 1.74 3.61 13.27 27.52 130.87 France 10.11 20.38 45.28 1.73 3.57 13.34 27.97 132.3 German (D.R.) 10.12 20.33 44.87 1.73 3.56 13.17 27.42 129.92 German (F.R.) 10.16 20.37 44.5 1.73 3.53 13.21 27.61 132.23 Great Brit.& N. Ireland 10.11 20.21 44.93 1.7 3.51 13.01 27.51 129.13 Greece 10.22 20.71 46.56 1.78 3.64 14.59 28.45 134.6 Guatemala 10.98 21.82 48.4 1.89 3.8 14.16 30.11 139.33 Hungary 10.26 20.62 46.02 1.77 3.62 13.49 28.44 132.58 India 10.6 21.42 45.73 1.76 3.73 13.77 28.81 131.98
8位全加器的设计
课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级12０2 学号３4 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年１2月13日
课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号3４ 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月1３日 任务完成日期：２０14年01月２1日
一、设计内容与设计要求 1.设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一４线-16线译码器电路设计； 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-４线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计； 题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。 参考书目 1 EＤA技术与VHDL程 序开发基础教程 雷伏容，李俊,尹 霞 清华大学出版 社 ９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 ７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解 北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版 社 ７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-116５２-０ 200 ５ ＴP312VＨ/27 ／3
实验六主成分分析报告
实验六 主成分分析 一、实验目的 通过本次实验，掌握SPSS 及ENVI 的主成分分析方法。 二、有关概念 1． 主成分分析的概念 主成分分析（又称因子分析），是将多个实测变量转换为少数几个不相关的 综合指标的多元统计分析方法。代表各类信息的综合指标就称为因子或主成份。 主成分分析的数学模型可写为： m m x a x a x a x a z 131********++++= m m x a x a x a x a z 23232221212++++= m m x a x a x a x a z 33332321313++++= ……… m nm n n n n x a x a x a x a z ++++= 332211 其中，x 1、x 2、 x 3、 x 4 …x m 为原始变量；z 1、 z 2、 z 3、 z 4 …z n 为主成份，且有m ≥n 。 写成矩阵形式为：Z=AX 。Z 为主成份向量，A 为主成份变换矩阵，X 为原始变 量向量。主成份分析的目的是把系数矩阵A 求出，主成份Z1、Z2、Z3…在总方差中所占比重依次递减。 从理论上讲m=n 即有多少原始变量就有多少主成份，但实际上前面几个主成 份集中了大部分方差，因此取主成份数目远远小于原始变量的数目，但信息损失很小。 因子分析的一个重要目的还在于对原始变量进行分门别类的综合评价。如果 因子分析结果保证了因子之间的正交性（不相关）但对因子不易命名，还可以通过对因子模型的旋转变换使公因子负荷系数向更大（向1）或更小（向0）方向变化，使得对公因子的命名和解释变得更加容易。进行正交变换可以保证变换后各因子仍正交，这是比较理想的情况。如果经过正交变换后对公因子仍然不易解释，也可进行斜交旋转。 2． 因子提取方法 SPSS 提供的因子提取方法有： ①Principal components 主成份法。该方法假设变量是因子的纯线性组合。
主成分分析、因子分析实验报告--SPSS
对2009年我国88个房地产上市公司的因子分析 分析结果： 表1 KMO 和 Bartlett 的检验 取样足够度的 Kaiser-Meyer-Olkin 度量。.637 Bartlett 的球形度检验近似卡方398.287 df 45 Sig. .000 由表1可知，巴特利特球度检验统计量的观测值为398.287，相应的概率p值接近0，小于显著性水平 (取0.05)，所以应拒绝原假设，认为相关系数矩阵与单位矩阵有显著差异。同时，KMO值为0.637，根据Kaiser给出的KMO度量标准(0.9以上表示非常适合；0.8表示适合；0.7表示一般；0.6表示不太适合；0.5以下表示极不适合)可知原有变量不算特别适合进行因子分析。 表2 公因子方差 初始提取市盈率 1.000 .706 净资产收益率 1.000 .609 总资产报酬率 1.000 .822 毛利率 1.000 .280 资产现金率 1.000 .731 应收应付比 1.000 .561 营业利润占比 1.000 .782 流通市值 1.000 .957 总市值 1.000 .928 成交量（手） 1.000 .858 提取方法：主成份分析。 表2为公因子方差，即因子分析的初始解，显示了所有变量的共同度数据。第一列是因子分析初始解下的变量共同度，它表明，对原有10个变量如果采用主成分分析方法提取所有特征根(10个)，那么原有变量的所有方差都可被解释，变量的共同度均为1(原有变量标准化后的方差为1)。事实上，因子个数小于原有变量的个数才是因子分析的目标，所以不可提取全部特征根；第二列是在按指定提取条件(这里为特征根大于1)提取特征根时的共同度。可以看到，总资产报酬率、成交量、流
用原理图输入方法设计8位全加器
实验一 用原理图输入方法设计8位全加器 1．实验目的和要求 本实验为综合性实验，综合了简单组合电路逻辑,MAX+plus 10.2的原理图输入方法, 层次化设计的方法等内容。其目的是通过一个8位全加器的设计熟悉EDA 软件进行电子线路设计的详细流程。学会对实验板上的FPGA/CPLD 进行编程下载，硬件验证自己的设计项目。 2．实验原理 1位全加器可以用两个半加器及一个或门连接而成，半加器原理图的设计方法很多，我们用一个与门、一个非门和同或门（xnor 为同或符合，相同为1，不同为0）来实现。先设计底层文件：半加器，再设计顶层文件全加器。 （1） 半加器的设计： 半加器表达式：进位：co=a and b 和：so=a xnor ( not b ) 半加器原理图如下： （2） 全加器的设计: 全加器原理图如下： 3．主要仪器设备（实验用的软硬件环境） 实验的硬件环境是： 微机 I113co a so b 1 0101 0110001 10 0co so b a not xnor2 and2 I113ain cout cout ain bin sum cin bin sum cin f_adder or2a f e d u3 u2 u1 b a c co so B co so B h_adder A h_adder A
EDA实验开发系统 ZY11EDA13BE 并口延长线，JTAG延长线 实验的软件环境是： MAX+plus 10.2 4．操作方法与实验步骤 ●按照4.1 节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。 ●建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真、硬件测试。 5．实验内容及实验数据记录 1．设计半加器： 用原理图输入的方法输入一个半加器的逻辑图，如图所示： 然后在assign里头的device里头根据试验箱的芯片设置Decices，接着就设置输入输出荧脚的输入端和输出端，设置如表1所示： 表1.半加器引脚端口设置 引脚名称设置端口 ain input Pin=45 bin input Pin=46 co output Pin=19 so output Pin=24 然后Save，名称为h_add.gdf，再save & Compile。 结果如图所示：
FPGA一位全加器设计实验报告
题目：1位全加器的设计 一．实验目的 1.熟悉QUARTUSII软件的使用； 2.熟悉实验硬件平台的使用； 3.掌握利用层次结构描述法设计电路。 二．实验原理 由于一位全加器可由两个一位半加器与一个或门构成，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实 验箱上SW0,SW1,SW2键作为输入，并将输 入的信号连接到红色LED管 LEDR0,LEDR1,LEDR2上便于观察，sum,cout 信号采用绿色发光二极管LEDG0,LEDG1来 显示。 三．实验步骤 1.在QUARTUSII软件下创建一工程，工程名为full_adder，芯片名为EP2C35F672C6； 2.新建Verilog语言文件，输入如下半加器Verilog语言源程序； module half_adder(a,b,s,co); input a,b; output s,co; wire s,co; assign co=a & b; assign s=a ^ b; Endmodule 3.保存半加器程序为，进行功能仿真、时序仿真，验证设计的正确性。 其初始值、功能仿真波形和时序仿真波形分别如下所示
4.选择菜单File→Create/Update→Create Symbol Files for current file，创建半加器模块； 5.新建一原理图文件，在原理图中调用半加器、或门模块和输入，输出引脚，按照图1所示连接电路。并将输入ain,bin,cin连接到FPGA的输出端，便于观察。完成后另保存full_adder。 电路图如下 6.对设计进行全编译，锁定引脚，然后分别进行功能与时序仿真，验证全加器的逻辑功能。其初始值、功能仿真波形和时序仿真波形分别如下所示
教育信息处理(实验九因子分析与主成分分析)实验报告-示例
1、对北京18个区县中等职业教育发展水平进行聚类。X1：每万人中职在校生数；X2：每万人中职招生数；X3：每万人中职毕业生数；X4：每万人中职专任教师数；X5：本科以上学校教师占专任教师的比例；X6：高级教师占专任教师的比例；X7：学校平均在校生人数；X8：国家财政预算中职经费占国内生产总值的比例；X9：生均教育经费。 具体步骤如下： 1、导入数据，建立数据文件（data.sav） 2、选择聚类分析（分析—分类—系统聚类分析），选择变量，分群选择个 案方式 3、聚类分析描述统计（统计量—合并进程表；聚类成员—单一方案—聚类 数3） 4、聚类分析绘制（树状图；冰柱—所有聚类，方向—垂直） 5、聚类分析方法（聚类方法—组间联接，度量标准—区间—平方Euclidean
距离） 6、聚类分析保存（聚类成员—单一方案—聚类数3） 7、保存实验结果，并分析结果 结果与分析： （1）输出结果文件中的第一部分如下图1所示。 图1中可以看出18个样本都进入了聚类分析，但有效样本为14个，缺失14个。 （2）输出结果文件中的第二部分为系统聚类分析的凝聚状态表如图2所示。
第一列表示聚类分析的步骤，可以看出本例中共进行了17个步骤的分析； 第二列和第三列表示某步聚类分析中，哪两个样本或类聚成了一类； 第四列表示两个样本或类间的距离，从表格中可以看出，距离小的样本之间先聚类； 第五列和第六列表示某步聚类分析中，参与聚类的是样本还是类。0表示样本，数字n（非零）表示第n步聚类产生的类参与了本步聚类； 第七列表示本步聚类结果在下面聚类的第几步中用到。 图2给中第一行表示，第二个样本和第四个样本最先进行了聚类，样本间的距离为4803.026，这个聚类的结果将在后面的第六步
8位全加器实验报告
实验1 原理图输入设计8位全加器 一、实验目的： 熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、原理说明： 一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。即将低位加法器的进位输出cout与其相邻的高位加法器的最低进位输入信号cin相接。而一个1位全加器可以按照本章第一节介绍的方法来完成。 三、实验内容： 1：完全按照本章第1节介绍的方法与流程，完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真。 2：建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。 四、实验环境： 计算机、QuartusII软件。 五、实验流程： 实验流程： 根据半加器工作原 理，建立电路并仿 真，并将元件封装。 ↓ 利用半加器构成一位 全加器，建立电路并 仿真，并将元件封 装。 ↓ 利用全加器构成8位全 加器，并完成编译、综 合、适配、仿真。 图1.1 实验流程图
六、实验步骤： 1.根据半加器工作原理建立电路并仿真，并将元件打包。（1）半加器原理图： 图1.2 半加器原理图（2）综合报告： 图1.3 综合报告: （3）功能仿真波形图4： 图1.4 功能仿真波形图
时序仿真波形图： 图1.5 时序仿真波形图 仿真结果分析：sout为和信号，当a=1，b=0或a=0，b=1时，和信号sout为1，否则为0.当a=b=1时，产生进位信号，及cout=1。 （4）时序仿真的延时情况： 图1.6 时序仿真的延时情况 （5）封装元件： 图1.7 元件封装图 2. 利用半加器构成一位全加器，建立电路并仿真，并将元件封装。 （1）全加器原理图如图： 图2.1 全加器原理图
8位全加器设计
基于原理图的8位全加器设计 实验目的：熟悉利用Quartus II的原理图输入方法设计简单的组合电路，掌握层次化设 计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 实验原理：一个8位全加器可以由8个1位全加器串行构成，即将低位加法器的进位输 出cout与相临的高位加法器的最低位输入信号cin相接。 试验任务：1.完成半加器和全加器的设计。 2.建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，完成编译、综合、适配、仿真和硬件测试。 实验步骤： 一、1位全加器设计 1.建立工程文件夹adder,路径d:\adder。 2.输入设计项目和存盘 原理图编辑输入流程如下： （1）打开Quartus II，选择file—>new命令，在弹出的窗口中选择block diagram/schematic file 选项，单击ok按钮后将打开原理图编辑窗口。 （2）在编辑窗口中的任何一个位置上右击，将弹出快捷菜单，选择inset—>symbol命令，将弹出元件输入对话框。 （3）单击“…”按钮，找到基本元件库路径d:/altera/90/quartus/libraries/primitives/logic项（假设软件安装在D盘），选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击symbol窗口中的ok按钮，即可将元件调入原理图编辑窗口中。也可以在name栏输入需要的元件名。调入好元件和引脚后，连接好电路，再输入各引脚名。 （4）选择file—>save as命令，选择刚才为自己的工程建立的目录d:\adder，将已设计好的原理图取名为h_adder.bdf，并存盘此文件夹内。 3.将设计好的项目设置成可调用的元件 为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成可调用的元件。在打开半加器原理图文件的情况下，选择file—>create/update—>create symbol file for current file命令，即可将当前文件h_adder.bdf变成一个元件符号存盘，以待高层次设计中调用。4.设计全加器顶层文件 打开一个原理图编辑窗口，方法同前。在新打开的原理图窗口中双击，在弹出的窗口中选择project选项，选择h_adder.bdf，并调入其他元件，连接好电路。以f_adder.bdf名存在同一路径d:\adder中。 二、8位全加器设计 1.将刚设计好的1位全加器设置成可调用的元件，方法同上。 2.调入元件，连接电路图，以8f_adder.bdf保存于同一路径d:\adder中的文件夹中。 3.将顶层文件8f_adder.bdf设置为工程。 4.编译与仿真 原理图与仿真波形分析：
主成分分析实验报告
项目名称实验4—主成分分析 所属课程名称多元统计分析（英） 项目类型综合性实验_____________ 实验（实训）日期2012年4 月15日
二、实验（实训）容： 【项目容】 主成分分析。 【方案设计】 题目： 由原始数据求主成分。 【实验（实训）过程】（步骤、记录、数据、程序等）附后 【结论】（结果、分析） 附后 三、指导教师评语及成绩： 评语： 成绩：指导教师签名: 批阅日期： 实验报告4 主成分分析（综合性实验） (Prin cipal comp onent an alysis) 实验原理：主成分分析利用指标之间的相关性，将多个指标转化为少数几个综合指标，从而达到降维和数据结构简化的目的。这些综合指标反映了原始指标的绝
大部分信息，通常表示为原始指标的某种线性组合，且综合指标间不相关。利用矩阵代数的知识可求解主成分 实验题目：下表中给出了不同国家及地区的男子径赛记录：(t8a6) Country 100m 200m 400m 800m 1500m 5000m 10,000m Marathon (s) (s) (s) (min) (min) (min) (min) (mins) Argentina 10.39 20.81 46.84 1.81 3.7 14.04 29.36 137.72 Australia 10.31 20.06 44.84 1.74 3.57 13.28 27.66 128.3 Austria 10.44 20.81 46.82 1.79 3.6 13.26 27.72 135.9 Belgium 10.34 20.68 45.04 1.73 3.6 13.22 27.45 129.95 Bermuda 10.28 20.58 45.91 1.8 3.75 14.68 30.55 146.62 Brazil 10.22 20.43 45.21 1.73 3.66 13.62 28.62 133.13 Burma 10.64 21.52 48.3 1.8 3.85 14.45 30.28 139.95 Canada 10.17 20.22 45.68 1.76 3.63 13.55 28.09 130.15 Chile 10.34 20.8 46.2 1.79 3.71 13.61 29.3 134.03 China 10.51 21.04 47.3 1.81 3.73 13.9 29.13 133.53 Columbia 10.43 21.05 46.1 1.82 3.74 13.49 27.88 131.35 Cook Islands 12.18 23.2 52.94 2.02 4.24 16.7 35.38 164.7 Costa Rica 10.94 21.9 48.66 1.87 3.84 14.03 28.81 136.58 Czechoslovakia 10.35 20.65 45.64 1.76 3.58 13.42 28.19 134.32 Denmark 10.56 20.52 45.89 1.78 3.61 13.5 28.11 130.78 Dominican Republic 10.14 20.65 46.8 1.82 3.82 14.91 31.45 154.12 Finland 10.43 20.69 45.49 1.74 3.61 13.27 27.52 130.87 France 10.11 20.38 45.28 1.73 3.57 13.34 27.97 132.3 German (D.R.) 10.12 20.33 44.87 1.73 3.56 13.17 27.42 129.92 German (F.R.) 10.16 20.37 44.5 1.73 3.53 13.21 27.61 132.23 Great Brit.& N. Ireland 10.11 20.21 44.93 1.7 3.51 13.01 27.51 129.13
4位全加器实验报告.doc
四位全加器 11微电子黄跃1117426021 【实验目的】 采用modelsim集成开发环境，利用verilog硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。 【实验内容】 加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实现多位二进制数相加的电路称为加法器,它能解决二进制中1＋1＝10的功能（当然还有 0＋0、0＋1、1＋0）. 【实验原理】 全加器 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图4为全 加器的方框图。图5全加器原理图。被加数A i 、加数B i 从低位向本位进位C i-1 作 为电路的输入，全加和S i 与向高位的进位C i 作为电路的输出。能实现全加运算 功能的电路称为全加电路。全加器的逻辑功能真值表如表2中所列。 信号输入端信号输出端 A i B i C i S i C i 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1
表2 全加器逻辑功能真值表 图4 全加器方框图 图5 全加器原理图 多位全加器连接可以是逐位进位，也可以是超前进位。逐位进位也称串行进位，其逻辑电路简单，但速度也较低。 四位全加器 如图9所示，四位全加器是由半加器和一位全加器组建而成： 图9 四位全加器原理图 【实验步骤】 (1)建立新工程项目： 打开modelsim软件，进入集成开发环境，点击File→New project建立一
FPGA 8位全加器的原理图设计
3-8. 在QuartusII中用原理图输入法设计8位全加器 1、实验目的：熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 2、实验原理：先由一个半加器构成一个全加器，8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin 相接。 3、实验内容及过程： 在D盘下建立一个新的文件夹为ADDER8。 本设计的思路是先设计1个1位半加器，因此建立新建文件夹D:/ ADDER8/h_adder；要利用1位的半加器构造1位的全加器，因此建立新建文件夹D:/ADDER8/f_adder；要利用1位的全加器构造8位的全加器，因此建立新建文件夹D:/ADDER8/adder8； (1)、用原理图输入法构造1位半加器 打开QuartusII软件，选择菜单File-New，在弹出的New对话框中选择原理图文件编辑输入项Block Diagram/Schematic File（如图4-1所示），按ok按钮后将打开原理图编辑窗口。 (2)建立一个初始原理图。在编辑窗口中的任何一个位置上右击鼠标，选择输入原件项Insert-Symbol，或者直接双击原理图编辑窗口，于是将弹出如图4-2所示原件对话框。在坐下的Name栏键入输入引脚符号input。然后单击ok按钮。即可将元件调入原理图编辑窗口。 图4-1 图4-2 （3）原理图文件存盘。选择菜单File-Save As，将此原理图文件存于刚才建立的目录D:/ ADDER8/h_adder 中，取文件名为：h_adder.bdf。然后将h_adder.bdf设定为工程，创建工程。 （4）绘制半加器原理图。在工程管理窗口，双击工程名，再次进入原理图编辑窗。双击原理图任何位置，再次弹出4-2的对话框。分别在Name栏键入原件名and2、not、xnor和输出引脚output，并用单击拖动的方法连接电路。然后分别在input和output引脚的PIN NAME上双击使其变为黑色，再用键盘输入各引脚名：a、b、co和so。最后作为本工程的顶层原理设计图如4-3。 图4-3 （5）仿真测试半加器。全程编译后，对此半加器工程进行方针测试，仿真波形如下图所示4-4。
八位加法器设计实验报告
实验四：8位加法器设计实验 1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。 2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。 3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。 1）编译成功的半加器程序： module h_adder(a,b,so,co); input a,b; output so,co; assign so=a^b; assign co=a&b; endmodule 2）编译成功的全加器程序： module f_adder(ain,bin,cin,cout,sum); output cout,sum;input ain,bin,cin; wire net1,net2,net3; h_adder u1(ain,bin,net1,net2); h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));
or u3(cout,net2,net3); endmodule 3）编译成功的八位加法器程序： module f_adder8(ain,bin,cin,cout,sum); output [7:0]sum; output cout;input [7:0]ain,bin;input cin; wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adder u0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]),.cout(cout0)); f_adder u1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1]),.cout(cout1 )); f_adder u2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2]),.cout(cout2 )); f_adder u3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3]),.cout(cout3 )); f_adder u4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4]),.cout(cout4 )); f_adder
加法器实验报告
加法器实验报告 篇一：加法器实验报告 实验 _＿一＿＿ 【实验名称】 1位加法器 【目的与要求】 1. 掌握1位全加器的设计 2. 学会1位加法器的扩展 【实验内容】 1. 设计1位全加器 2. 将1位全加器扩展为4位全加器 3. 使4位的全加器能做加减法运算 【操作步骤】 1. 1位全加器的设计 （1）写出1位全加器的真值表 （2）根据真值表写出表达式并化简 （3）画出逻辑电路 （4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此 （5）如果电路设计正确，将该电路进行封装以用于下一个环节 2. 将1位全加器扩展为4位全加器 （1）用1位全加器扩展为4位的全加器，画出电路图
（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两 个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。 3. 将4位的全加器改进为可进行4位加法和减法的运算器 （1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加 法运算而且还能进行减法运算。画出该电路 （2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个 数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。 【附录】 篇二：加法器的基本原理实验报告 一、实验目的 1、了解加法器的基本原理。掌握组合逻辑电路在Quartus Ⅱ中的图形输入方法及文本输入方法。 2、学习和掌握半加器、全加器的工作和设计原理 3、熟悉EDA工具Quartus II和Modelsim的使用，能够熟练运用Vrilog HDL语言在Quartus II下进行工程开发、调试和仿真。
主成分分析实验报告
主成分分析 地信0901班陈任翔010******* 【实验目的及要求】 掌握主成分分析与因子分析的思想和具体步骤。掌握SPSS实现主成分分析与因子分析的具体操作。 【实验原理】 1.主成分分析的主要目的是希望用较少的变量去解释原来资料中的大部分变异，将我们手中许多相关性很高的变量转化成彼此相互独立或不相关的变量。通常是选出比原始变量个数少，能解释大部分资料中的变异的几个新变量，即所谓主成分，并用以解释资料的综合性指标。由此可见，主成分分析实际上是一种降维方法。 2.因子分析研究相关矩阵或协方差矩阵的内部依赖关系，它将多个变量综合为少数几个因子，以再现原始变量与因子之间的相关关系。 【实验步骤】 1.数据准备 ●1）首先在Excel中打开“水样元素成分分析数据”，删除表名“水样元素成分分析数据”, 保存数据。 ●3）数据格式转换。 2.数据描述分析操作 1）Descriptives过程 点击Analyze下的Descriptive Statistics选项，选择该选项下的Descriptives ●选中待处理的变量（左侧的As…..Hg等）；
●点击使变量As…..Hg 移至Variable(s)中； ●选中Save standrdized values as variables； ●点击Options 2）数据标准化 标准化处理后的结果
2.主成分分析 1）点击Analyze下的Data Reduction选项，选择该选项下的Factor过程。选中待处理的变量，移至Variables 2）点击Descriptives判断是否有进行因子分析的必要 Coefficients(计算相关系数矩阵) Significance levels(显著水平) KMO and Bartlett’s test of sphericity (对相关系数矩阵进行统计学检验) Inverse(倒数模式）：求出相关矩阵的反矩阵； Reproduced(重制的):显示重制相关矩阵，上三角形矩阵代表残差值，而主对角线及下三角形代表相关系数； Determinant(行列式)：求出前述相关矩阵的行列式值； Anti-image(反映像)：求出反映像的共同量及相关矩阵。 Univariate descriptive单变量描述统计量(输出被选中的各变量的均数与标准差) Initial solution未转轴之统计量（显示因素分析未转轴前之共同性、特征值、变异数百分比及累积百分比） 3）点击Extraction ： ●选择主成分分析方法 ●输出未旋转的因子载荷矩阵
用原理图方法设计8位全加器
实验报告一 一、实验目的 熟悉利用QuartusII的原理图输入方法设计简单电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行电子线路设计的详细流程。 二、实验内容 1.根据工作原理，完成1位半加器和全加器的设计； 2.建立一个更高的原理图设计层次，利用以上获得的1位全加器构成8位全加器，并完成 编译、综合、适配、仿真。 三、实验环境 计算机、QuartusII软件 四、实验步骤 1.根据半加器工作原理，建立电路并仿真，并将元件打包。 (1)电路 （2）仿真： 仿真结果分析：S为和信号，当A=1，B=0或A=0，B=1时，和信号S为1，否则为0.当A=B=1时，产生进位信号，及CO=1。 （3）打包后的文件：
2.利用半加器构成一位全加器，并打包。 （1）电路 （2）仿真 仿真结果分析：CI为来自低位的进位，S=A xor B xor CI,即：当A,B,CI中有一位为高电平‘1’或者三位同时高电平为‘1’，则S=1，否则S=0；当A,B,CI有两位或者三位同为高电平‘1’时，产生进位信号CO=‘1’。 （3）打包后的文件 3.利用全加器构成8位全加器，并完成编译、综合、适配、仿真。 （1）电路
（2）仿真 仿真结果分析：八位全加器，和S分别与A，B 对应。当来自第七位的进位信号为‘1’、A 的最高位和B的最高位三者有两个位高电平‘1’时，则产生进位信号CO=‘1’。 五、实验结果与讨论 实验的仿真结果与预计的结果一致，所以所设计的电路是正确的。不足的地方有： 1、对软件还不够熟悉，所以操作的有点慢；
2、设计电路时，由于数字电路的知识有些开始淡忘了，所以应当及时去补 缺补弱。 六、总结 思考题：为了提高加法器工作速度，如何改进以设计的进位方式？ 答：采用超前进位。串行加法器的第i位进位是由0~（i-1）决定的，而超前进位是事先得出每一位全加器的进位输出信号，而无需再从低位开始向高位逐位传递进位信号了，这就有效地提高了工作速度了。
数电实验报告半加全加器
实验二 半加/减器与全加/减器 一、 实验目的： （1） 掌握全加器和半加器的逻辑功能。 （2） 熟悉集成加法器的使用方法。 （3） 了解算术运算电路的结构。 二、 实验设备： 1、 74LS00 （二输入端四与非门） 2、 74LS86 （二输入端四异或门） 3、 数字电路实验箱、导线若干。 Ver 4B 4A 4￥ 3B 3A 3Y 1A IB !Y 2A 2B 2Y GND （74LS86引脚图） 三、 实验原理： 两个二进制数相加，叫做半加，实现半加操作的电路，称为半加器。 A 表示 被加数，B 表示加数，S 表示半加和，Co 表示向高位的进位。 全加器能进行加数、被加数和低位来的信号相加，并给出该位的进位信号以 及和。 四、 实验内容： 用74LS00和74LS86实现半加器、全加器的逻辑电路功能。 （一）半加器、半减器 M=0寸实现半加，M=1时实现半减，真值表如下： （74LS00引脚 ）
功能M A B S C 半加00000 00110 01010 01101 半减10000 10111 11010 11100 —s +/- ——co M （半加器图形符号） 2、 ⑴S真值表: 00011110 00110 11001 A ⑵C真值表: 00011110 00000 10101 C 二B（A二M）
（二）全加器、全减器 S CO C^BC i-1 ?（M 十 A ）（B 十 C ） 、实验结果 半加器： S 二 AB AB = A 二 B C =B （A 二 M ） 全加器： S = A 二 B - C i-1 G 二GM C 2M CI B +/一