第3章 ASIC设计流程
asic 工程师手册
asic 工程师手册
ASIC（Application-Specific Integrated Circuit）工程师手册是一个非常专业的技术指南，用于指导ASIC工程师进行集成电路设计、验证、测试和实现。
以下是一个可能的ASIC工程师手册的内容大纲：
第一章：概述
ASIC简介
ASIC的应用领域
ASIC的设计流程
第二章：集成电路设计基础
集成电路的基本构成
集成电路设计工具简介
集成电路设计语言（如Verilog和VHDL）
第三章：ASIC设计流程
需求分析
规格说明
架构设计
逻辑设计
物理设计
布线与布局
测试与验证
第四章：ASIC验证方法
仿真验证
形式验证
静态时序分析（STA）
物理验证（DRC/LVS）
第五章：ASIC测试技术
测试策略与测试计划
测试向量生成
内建自测试（BIST）
故障模拟与故障覆盖率分析
第六章：ASIC实现与版图绘制
工艺选择与参数提取
设计版图生成与后端物理合成
DFM（可制造性设计）考虑因素
最终版图检查与验证
第七章：ASIC制程与封装
制程技术简介
封装技术与材料选择
制程与封装测试方法
第八章：ASIC可靠性与可靠性分析
ASIC可靠性概述
环境应力对ASIC的影响
ASIC可靠性分析方法与工具介绍（如加速寿命测试、失效模式和效应分析）第九章：ASIC设计案例研究
案例一：数字信号处理（DSP）ASIC设计实例案例二：通信系统ASIC设计实例
案例三：高性能计算（HPC）ASIC设计实例。
ASIC设计流程介绍
ASIC TechnologyA Brief Introduction To The ASIC TechnologyAnd It's Design FlowASIC DesignLecture 3: ASIC Structures & Design Flow1.IC Manufacturing2.CMOS Technology3.ASIC –Structures & DesignFlow4.FPGA –Technology &Devices5.HDLs and Synthesis6.Digital Design Methodology7.Simulation digital8.Simulation analog/mixed 9.IC Production Test10.HW/SW Design andVerification11.µP, µC, DSPparing ASIC/FPGA vs.µP/µC13.Managing ASIC-Projects14.IC Packaging and IO15.Future TrendsContents9We will examine different ASIC structures and classify them•ASIC, Gate Array, FPGA, etc9We will have a closer look to the custom ICs9We will learn about the basic ASIC design flow9We will compare digital with analog design flowClassification9There are many different possible classification schemes9We will use a scheme based on the programming technology9ASICs may be divided into two major classes:–Mask Programmable ASICs(MPGAs)Programmed during manufacturing in the fab–User Programmable Logic Devices (UPLDs) Programmed by the user on the deskClassificationASICApplication Specific Integrated CircuitsMPGA Mask Programmable Gate ArraysUPLDUser ProgrammableLogic DevicesCPLDComplex ProgrammableLogic DevicesGate ArraySea of Gates Embedded Arrays Standard CellCore Based DesignFPGAField ProgrammableGate ArraysFPICField ProgrammableInterconnect CircuitsCrossbarArray of Logic•LUT•NAND•MUX•Wide GatesMultipleAND/OR MatricesCustom ICs9Now we will have a more closer look to the MPGAs9They are also called:–Custom ICs–ASICs9This is sometimes quite confusing since the term "ASIC" is also used as a term denoting all userspecific ICs and thus including user programmable logic devices.Full Custom ICs9Irregular blocksI/O pads and logic cellsirregulararray ofcellsExamples:•processors•memoryConcept of the "Gate"9Use a pre-defined building block -the "Gate"9Compose all logic functions out of this basic elementVDD railp-channel MOSFETn-channel MOSFETVSS railA Gate Configured as a NAND9The function is defined by two or three masks•Typically poly silicon, metal1, metal2VDD railp-channel MOSFETVSS railn-channel MOSFETas = a & bbGate Array9Array of gates surrounded by a pad ring 9Large routing channels•Simple one-dimensional routing•Fixed logic/routing ratioI/O padsregular array ofgates withrouting channelrouting channelSea of Gate Arrays9Routing is performed across the gates •Requires more metal layers•Flexible logic/routing ratioI/O padsregular array ofgates withoutany routingchannelEmbedded Arrays9They include large compiled regular blocks•RAM, ROM, multiplier, etc.embeddedoptimizedcore blockembeddedoptimized core blockpad ring sea of gatesProgrammable Logic9We will have just a brief view to the programmable logic devices9To compare them to custom ICs9FPGAs and CPLDs are that important that there is a separate lecture covering just these devices9FPGAs are similar to gate arrays9User programmable logic cells9Cells may be simple NANDs, MUX, or LUTs9Programmable interconnects–Different levels of interconnects•Short, medium, long, clock–Main drawback compared to gate arrays•System performance limited by interconnections•Programmability requires area and introduces additional delay9Multiple blocks of AND/OR blocks 9PAL-like structureVolumes and ComplexityTechnology Volume Gates Standard Cell> 100k50k -10M Sea of Gates> 100k30k -5M Embedded Array> 50k50k-1M Gate Array50k -100k50k -300k FPGA 1 -10k1k -5M CPLD 1 -10k400 -100kTypical CostsTechnology NRE (€)€/pcs. Standard Cell100k -2M smallestSea of Gates30k –200k small Embedded Array 30k -100k smallGate Array20k -50k smallFPGA small 5 -10kCPLD small 1 -100Notice:9Prices are just a figure to compare the technologies. 9Costs vary with a large number of factors.Device Cost vs. Volume9Rule of thumb$/chipchipsFPGAsFull CustomGate Arrays9Now we will examine the ASIC design flow•The road from concepts to Silicon9There are EDA tools that support each level of design abstraction9We start first with a simple generic design flow9We continue discussing some design principles9Finally we will have a more closer look to the design flow and the EDA tools requiredideaspecification system level design system levelsimulationcircuit architecture designarchitecturesimulationsynthesizeable netlist register transfer level(RTL)circuit designpre-layoutsimulation gate level netlist pre-layoutphysical designpost-layoutsimulation gate level netlist post-layoutproduction test generation production testsimulationsign-off9There are some basic requirements or principles for the design flow•They are valid for every technology like ASIC, FPGA, MCM,PCB etc.9Consistency• A consistent data base of all design related data from designentry through verification down to production data•Controlled access for team members9Automation•Speed up the design flow by automating tasks•Use scripting capabilities•Use sophisticated EDA tools•Perform each design step on highest level possible9Flexibility•Combine tools from different vendors•Support standardized interfaces•Enable continuously adaptation of design methodology•Support distributed design teams9Repeatability•Every design step has to be repeatable and documented•Basic requirement to maintain quality9Design iterations have to converge•Every loop in the design flow should bring up considerably lessdesign rule violations9Every design step is followed by a verification phase •Feedback principle•Required also for purely automated tasks since complex EDAtools might introduce some errors9Embedded verification•Every design step is accompanied by a verification•Actually design entry requires just 20-30% of the time budget•Rest of time is spent for verification9System design & verification•Model and verify the interaction of the design and itsenvironment•Model larger electronic systems including software•Model also mechanical systems etc.9Just think of entering an elevator•No one likes the idea of a blue screen or crash when pushingthe key for the first floor9Deal with the ever increasing complexity of the integrated circuits•Well known as Moore‘s law9Formulated by Gordon Moore in the 1960s •Gordon Moore was a founder of Intel•The average circuit density doubles every 18 months9This is the silicon industry basic economic “law”•Although somewhat a self fulfilling prophesy•This is now more or less valid for more than 30 years9Beside the increasing complexity we have to deal with other problems too•Performance increases factor 10 every 8 years•Power consumption increases factor 10 every 6 years•Test vectors increases factor 1000 every 6 years9Now let’s have a look to the design flow from a more technical point of viewsystem simulationtool/library setup design capture functional simulationsynthesis generated blocks IP blocksfloorplanningstatic timing analysisequivalence checking test design RTL DESIGNSYNTHESISSYSTEM DESIGNpost synthesis simulationdetailed routingglobal routingplacementtiming extractiontest simulation SYNTHESISPHYSICAL DESIGNpost layout simulationstatic timing analysistest simulation tester rules validation equivalence checkingLVSDRCPHYSICAL VERIFICATIONPOST LAYOUT VERIFICATION9Tools:–“Simple” text editor (language sensitive)•XEmacs, WinEdit, or even Notepad or vi –Simulator•Modeltech: Modelsim•Synopsys: VSS, VCS•Cadence: Leapfrog, Verilog-XL–Revision control system•RCS, CVS9Input:–HDL design files and testbenches•Do it yourself–IP blocks•From an IP vendor–Generated blocks, hard macros•From the ASIC/FPGA vendor9Output:•Information whether your design behaves as specified. 9Abstraction level:•Cycle based9Tools:–Synthesis•Synopsys: DesignCompiler•Cadence: Ambit–Test Synthesis•Synopsys: TestCompiler –Power Synthesis•Synopsys: PowerCompiler 9Input:–HDL design files–Technology library•From ASIC vendor–Design constraints•Time, area, test, clock, power, hierarchical, floorplan 9Output:–Design database•Different levels–Reports•Constraints, time, area, power–Gate level netlist•any HDL and EDIF9Abstraction level:•Gate level•Full gate timing, estimated routing timing9Tools:–Test Synthesis•Synopsys: TestCompiler, TetraMAX–Fault Simulation•Synopsys: TetraMAX•Cadence: Verifault XL–ATPG –Automatic Test Pattern Generation •Synopsys: TetraMAX9Input:–Gate level netlist•From synthesis tools–Technology library•From ASIC vendor9Output:–Gate level netlist with test structures inserted •Full/partial scan test•IDDQ test–Production test pattern9Abstraction level:•TransistorPhysical Design9Tools:–Clock tree synthesis–Placement–Detailed/global routing–Timing extraction–There are huge design frameworks available •Cadence•Synopsys•Avant!9Input:–Gate level netlist from synthesis –I/O placement(pinout)–Constraints•Timing, placement, routing–Floorplan–Clock distribution scheme–Technology library9Output:–Layout database–Extracted timing information •Usually SDF–Extracted layout netlist•Any HDL and EDIF–Mask data•Usually GDSII9Abstraction level:•Transistor level•Full gate and routing timing9Tools:–ERC–DRC–LVS9Input:–Gate level netlist from synthesis –Layout database–Mask data9Output:–Design electrically ok–All technology rules are ok–Mask data is consistent with pre-layout netlist9Abstraction level:•Transistor level and beyondDesign Flow Trends9Due to second order effects that have to be modeled for nowadays DSM designs the classical design flow changes a little bit•Each design steps requires a lot of interaction• E.g. synthesis and placement are no longer a separate taskbut have to done in “parallel”9Interconnection defines the performance•Both area and delay9Up to now we concentrated on digital ICs•But what about analog and mixed signal ICs?•Is there a difference in the design flow?9Analog design is about controlling some couple of thousands transistors•Instead of some 100 millions as for digital design9Analog design requires more detailed simulation •There is no simple state reduction possible as done for digitalsimulation•Analog simulators like SPICE are required9Analog simulation thus requires more computing performance•That‘s why one is limited in the design’s complexity9Due to the complexity of analog design there is only limited support for design automation• A lot of hand crafting is still necessary9Design principles are still the same•More on this topic will be discussed in the lecture “Analog andmixed signal simulation”Floorplanning Placement Routing Sign OffLVSERCDRCSpecificationCircuit DevelopmentTest Specification SimulationCell DesignCell Layout9Now we will have a look to the ASIC design flow from the commercial perspective•More details on this topic will be discussed in the lecture “ASICmanagement and design interfaces”9Goal is to give a basic understanding of the sequence of events of an industrial ASIC designideadraft spec.ASIC vendor feasibility study IP vendor 12 weeksfinal spec.project kick off。
ASIC设计流程
ASIC设计流程项目策划形成项目任务（项目进度、周期管理等）。
流程：【市场需求--调研--可行性研究--论证--决策--任务书】。
系统描述和行为描述确定设计对象和目标，进一步明确芯片功能、内外部性能要求，参数指标,论证各种可行方案，选择最佳方式，加工厂家，工艺水准。
系统说明是芯片设计到逻辑和布局的第一步。
它是在设计付诸实践之前来进行的，抽象地描述了被设计的数字电路的功能、端口以及整体的结构。
然后根据系统说明进行行为描述来分析电路设计的功能、性能、服从的标准以及其它高级问题RTL描述首先，设计者需要制定待设计数字电路的工作流程或结构框图，然后将整个任务划分为几个模块，按模块建模，并用HDL语言设计结构。
工具：UltraEdit，VI代码调试对设计输入文件进行代码调试和语法检查。
工具：德彪西。
前端模拟功能模拟工具:mentor公司的modelsim、synopsys公司的vcs和vss、aldec公司的active、cadense公司的ncsim.逻辑综合逻辑综合是将逻辑级的行为描述转换成逻辑级的结构描述，即逻辑门级网表。
逻辑级的行为描述可以是状态转移图、有限状态机，也可以是布尔方程、真值表或硬件描述语言。
逻辑综合过程还包括一些优化步骤，如资源共享、连接优化和时钟分配等。
优化目标是面积最小，速度最快，功耗最低或他们之间的某种折衷。
工具:有mentor公司的leonardospectrum、synopsys公司的dc、synplicity公司的synplify。
前端的末端数据准备。
对于cdn的siliconensemble而言后端设计所需的数据主要有是foundry厂提供的标准单元、宏单元和i/opad的库文件，它包括物理库、时序库及网表库，分别以.lef、.tlf和.v的形式给出。
前端的芯片设计经过综合后生成的门级网表，具有时序约束和时钟定义的脚本文件和由此产生的.gcf约束文件以及定义电源pad的def （designexchangeformat）文件。
fpga和asic设计流程
fpga和asic设计流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。
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集成电路设计流程及方法
– 对设计正确性提出更为严格的要求 – 测试问题 – 版图设计：布局布线 – 分层分级设计(Hierarchical design)和模块
化设计
• 高度复杂电路系统的要求 • 什么是分层分级设计？
将一个复杂的集成电路系统的设计问题分解为复杂性较低 的设计级别，这个级别可以再分解到复杂性更低的设计级 别；这样的分解一直继续到使最终的设计级别的复杂性足 够低，也就是说，能相当容易地由这一级设计出的单元逐 级组织起复杂的系统。一般来说，级别越高，抽象程度越 高；级别越低，细节越具体
芯片成本CT：
CT
CD V
CP yn
CD：设计开发费用；CP:每片硅片的工艺费用；V为生产数量；y为成品率，n为每个
硅片上的芯片数目。
设计规则
IC设计与工艺制备之间的接口
– 制定目的：使芯片尺寸在尽可能小的前提下，避免线 条宽度的偏差和不同层版套准偏差可能带来的问题， 尽可能地提高电路制备的成品率
• 专用集成电路（ASIC：Application-Specific Integrated Circuit）（相对通用电路而言）
– 针对某一应用或某一客户的特殊要求设计的集成电路
– 批量小、单片功能强：降低设计开发费用
• 主要的ASIC设计方法：
– 门阵列设计方法：半定制
– 标准单元设计方法：定制
• 可编程的内部连线：特殊设计的通导晶体管和可 编程的开关矩阵
• CLB、IOB的配置及内连编程通过存储器单元阵 列实现
• 现场编程
– XILINX：用SRAM存储内容控制互连：允许修改 配置程序—— 存储器单元阵列中各单元状态—— 控制CLB的可选配置端、多路选择端 控制IOB的可选配置端 控制通导晶体管的状态和开关矩阵的连接关系
asic的设计流程
asic的设计流程ASIC（Application Specific Integrated Circuit）是指应用特定集成电路，其设计流程通常包括以下几个步骤：需求分析、架构设计、逻辑设计、物理设计、验证和测试等。
首先是需求分析阶段。
这一阶段的目标是明确ASIC的功能需求和性能指标。
设计团队与客户或项目发起人进行充分的沟通，了解客户的需求，并根据需求制定相应的规格说明书。
规格说明书包括ASIC 的功能、性能、接口、功耗等要求。
在需求分析阶段，还需要考虑ASIC的制造工艺和成本限制。
接下来是架构设计阶段。
在需求分析的基础上，设计团队开始制定ASIC的整体架构。
架构设计决定了ASIC的功能模块划分、模块之间的接口和通信方式等。
设计团队需要根据性能和功耗要求进行权衡，选择合适的架构方案，并进行详细的设计文档编写。
然后是逻辑设计阶段。
在逻辑设计阶段，设计团队根据架构设计的要求，将ASIC的功能模块进行详细的逻辑设计。
逻辑设计使用硬件描述语言（如Verilog或VHDL）来描述电路的逻辑功能和时序要求。
设计团队需要考虑电路的时序约束、时钟域划分、数据通路设计等问题，并进行逻辑仿真和优化。
物理设计阶段是将逻辑设计转化为物理电路布局的过程。
物理设计包括芯片的布局设计和布线设计。
布局设计决定了各个模块的位置和相互之间的关系，布线设计则将逻辑电路转化为实际的物理连线。
物理设计需要考虑芯片的面积、功耗、时钟分布等因素，并进行电磁兼容性分析和时序收敛等。
验证和测试是ASIC设计流程中非常重要的一步。
验证的目标是确保设计的正确性和功能的完整性。
验证过程包括功能验证、时序验证和电气验证等。
功能验证通过对设计的功能模块进行仿真和测试，验证其是否符合规格说明书的要求。
时序验证则是验证时序约束是否满足，以确保电路能够正常工作。
电气验证则是验证电路的电气特性，例如功耗、噪声等。
测试阶段主要是通过实际的芯片测试来验证设计的正确性和性能指标。
asic 设计流程
asic 设计流程ASIC（Application Specific Integrated Circuit）是指专门为特定应用领域设计的集成电路。
ASIC设计流程指的是将一个特定的应用需求转化为ASIC电路的设计和制造过程。
本文将详细介绍ASIC设计流程的各个阶段和关键步骤。
一、需求分析阶段在ASIC设计流程中，首先需要进行需求分析。
这个阶段主要包括对应用需求的详细了解和分析，明确需要实现的功能和性能指标。
同时，还需要考虑制约因素，如成本、功耗、集成度等。
在需求分析阶段，设计团队与应用领域的专家密切合作，进行系统级的设计和规划。
他们会通过调研市场、分析竞争产品等手段，明确应用需求，并制定相应的设计目标。
二、架构设计阶段在需求分析阶段完成后，接下来是架构设计阶段。
在这个阶段，设计团队将根据需求分析的结果，确定ASIC的整体架构和功能划分。
架构设计阶段的关键是找到合适的功能模块，并确定它们之间的接口和通信方式。
通过模块化的设计思想，可以提高设计的可重用性和可维护性，并且方便后续的验证和仿真工作。
三、RTL设计阶段在架构设计阶段确定了ASIC的整体框架后，接下来是RTL （Register Transfer Level）设计阶段。
在这个阶段，设计团队将使用硬件描述语言（如Verilog、VHDL）来描述和实现ASIC的功能模块。
RTL设计阶段的关键是将功能模块转化为硬件逻辑电路。
设计团队需要仔细考虑时序和逻辑的优化，以提高电路的性能和功耗。
同时，还需要进行功能仿真和时序约束等工作，确保设计的正确性和可靠性。
四、综合与布局布线阶段在RTL设计阶段完成后，接下来是综合与布局布线阶段。
在这个阶段，设计团队将进行逻辑综合、布局和布线等工作，将RTL描述的电路转化为物理电路。
综合是将RTL描述的电路转化为门级网表电路的过程。
在综合过程中，设计团队需要进行逻辑优化和面积约束等工作，以提高电路的性能和集成度。
布局和布线是将门级网表电路映射到实际的芯片布局上的过程。
ASIC芯片设计流程探究及其开发实践
ASIC芯片设计流程探究及其开发实践ASIC（Application-Specific Integrated Circuit）芯片是指按照特定应用需求设计和定制的硅片电路，也被称为定制集成电路。
ASIC芯片设计的目的是为了满足特定应用场景的需求，具有性能优异、功耗低、集成度高、可靠性强等特点。
ASIC芯片的设计流程和普通集成电路的设计流程相比，更加复杂和繁琐。
本文将从ASIC芯片设计的流程探究和开发实践出发，详细了解ASIC芯片设计的过程和实际应用。
一、 ASIC芯片设计流程探究ASIC芯片设计流程一般分为以下几个阶段：1. 需求分析：需求分析阶段主要是充分理解应用场景和需求，明确ASIC芯片的功能、性能、功耗、可靠性等指标。
在需求分析阶段，需要确保需求明确和完整，并建立好基本的开发规划。
2. 概念设计：概念设计阶段主要是根据需求建立ASIC芯片的形态和体系结构，并进行初步的仿真分析和评估。
在概念设计阶段，需要充分考虑芯片的结构图、电路原理图、逻辑设计等方面内容。
3. 逻辑设计：逻辑设计阶段主要是针对芯片的逻辑电路进行设计和优化，包括信号缓存、时序电路、控制器等。
在逻辑设计阶段，需要结合芯片结构进行仿真计算，并进行性能优化和需求调整。
4. 物理设计：物理设计阶段主要是根据逻辑电路图进行器件布局，包括栅极、源漏区域、金属线路等。
在物理设计阶段，需要根据制造工艺和特定应用场景进行微调和优化。
5. 验证测试：验证测试阶段主要是对ASIC芯片进行功能验证和性能测试，包括环境适应性测试、可靠性测试、温度测试等。
在验证测试阶段，需要充分考虑市场需求和投入产出比等方面内容。
6. 授权生产：授权生产阶段主要是将ASIC芯片的设计文件和制造工艺交给制造厂家进行批量生产。
在授权生产阶段，需要充分考虑品质控制和成本控制等方面问题。
二、ASIC芯片设计开发实践ASIC芯片的设计开发实践存在着以下几个难点：1. 设计周期长：ASIC芯片开发需要经历多个阶段复杂的设计过程，设计周期长、成本较高、风险较大。
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该阶段输出： ．项目的时间和资源需求估计； ．晶片面积的估计； ．产品研发预算估计； ．初始的产品系统结构设计； ．风险分析； ．设立产品的目标、可行性和里程碑； ．设计路线和开发工具的选定。
可行性分析是预研阶段最重要的一个环节， 它是对该项目的利润模型、开发周期和风险性的 分析。
如果设立ASIC开发项目的目的是替代目前的一个成功 产品，那么降低成本和增强功能是项日的最主要需求。如 果设立ASIC开发项日的目的是去开拓新的市场或者替代目 前尚未成功的产品，开发时间将是项目中优先级最高的需 求。由于项目的开发策略会对整个项目的结构设计、开发 等产生巨大的影响，项目的规划者需要根据项目的具体情 况在预研阶段开始之前对项目的这些驱动因素进行归纳分 析，以制定项目的开发策略。
图：ASIC开发流程中各步骤
1 预研阶段
预研阶段是ASIC项目开发的最初始阶段，也是 开发部门和市场部门工作结合得最紧密的一个阶段。 预研阶段的工作就是要分析产品市场的商业机会，给 出初姑的产品结构，并验证产品结构对于商业机会的 把握程度。 该阶段的任务： ．初始的产品系统结构设计； ．产品初始规划和资源需求统计； ．风险和成本分析。
• • • •
使用Primetime进行版图后的静态时序分析。 在 Design Compiler中进行设计优化（如需要)。 进行版图后带时间信息的门级仿真。 LVS和DRC验证,然后流片。
设计流程过程中， 设计流程过程中， 使用语言： 使用语言：VHDL/verilog HDL 各阶段典型软件介绍： 各阶段典型软件介绍： 输入工具： Summit Summit 公司 仿真工具： VCS, VSS Synopsys 公司 综合器：DesignCompile, BC Compile Synopsys 公司 布局布线工具: Dracula, Diva Cadence 公司 静态时序分析: Prime Time Synopsys 公司 测试： DFT Compile Synopsys 公司
3 模块级详细设计阶段
在这个阶段，顶层结构将被合理划分成一些小 的模块。各个设计模块之间需要认真细致的合理划 分。确定功能，模块与模块之间的联系等。
ASIC的层次化结构最好用图示方式表示，如果绘图工具 使用合理，这些图可以直接用工具转成结构化的verilog或 VHDL代码。
本阶段的任务： ．将顶层架构分解成更小的模块； ．定义模块的功能和接口； ．回顾上一阶段完成的初始项目开发计划和顶层结 构设计文档； ．风险分析(如果需要，对已有的计划结构进行修改 以减少风险)； ．组织开发小组学习开发规范(代码编写风格，开发 环境的目录结构）； ．检查芯片设计规则(晶片温度，封装，引脚，芯片 供电等)； ．重新估计芯片的门数。
Hale Waihona Puke 第三阶段： 详细设计和可测性设计 任务： 任务：分功能确定各个模块算法的实现结构，确 定设计所需的资源按芯片的要求，速度，功耗， 带宽，增益，噪声，负载能力，工作温度等和时 间，成本，效益要求选择加工厂家，实现方式， （全定制，半定制，ASIC，FPGA等）；可测性 设计与时序分析可在详细设计中一次综合获得， 可测性设计常依据需要采用FullScan，PartScan等 方式，可测性设计包括带扫描链的逻辑单元， ATPG，以及边界扫描电路BoundScan，测试 Memory的BIST。
第3章 ASIC设计开发流程
3.1 ASIC设计流程介绍 3.2 ASIC开发流程步骤详细描述
集成电路从设计到制造全过程，涉及到很多 方面的知识和内容，就本章而已，不可能完成全 部内容的学习讲解。我们这是从认识的角度去学 习集成电路的设计和制造流程，当然，最主要的 是学习集成电路的设计流程。 在开始本章课程学习前，我们先来看看集成 电路设计与制造全过程中的几个主要流程框架。
该阶段的任务： ．书写功能需求说明； ．讨论几个顶层结构备选项； ．分析这几个顶层结构选项——需要考虑技术灵活性 、资源需求及开发周期等； ．完成顶层结构设计说明； ．确定关键的模块(如果需要，这些模块可以尽早开始) ．确定需要使用的第三方IP模块； ．选择开发组成员； ．确定新的工具； ．确定开发路线/流程； ．讨论风险； ．预估硅片面积、输入输出引脚、开销和功耗等。
2 顶层设计阶段
顶层设计是一个富有创造性的阶段，在这个 阶段，要定义产品的顶层架构。许多经典的工程 折中问题都需要在这个阶段做出决定。产品的开 销、设计的开销、产品上市时间、资源需求和风 险之间的对比也是顶层结构设计过程中的一部分。 这个阶段中的创造性思维对于产品的成功有着极 大的影响。创造性可以体现在产品的创意、顶层 架构设计创意和设计流程的创意等方面。这个阶 段的工作主要由少数具有结构设计和系统设计才 能的高级工程师参与。
集成电路的设计过程： 集成电路的设计过程： 设计创意 + 仿真验证
功能要求 行为设计（ 行为设计（VHDL） ） 行为仿真 是 综合、优化——网表 综合、优化——网表 时序仿真 是 布局布线——版图 版图 布局布线 后仿真 是 Sing off 否
否
否
—设计业 设计业— 设计业
集成电路芯片设计过程框架
输出： 输出： 物理设计(Physical Design or Layout Design)：物理 设计或称版图设计是VLSI设计中最费时的一步. 它要将电路设计中的每一个元器件包括晶体管, 电阻,电容,电感等以及它们之间的连线转换成集 成电路制造所需要的版图信息. 设计验证(Design Verification)：在版图设计完成以 后,非常重要的一步工作是版图验证.主要包括: 设计规则检查(DRC),版图的电路提取(NE),电学 规检查(ERC)和寄生参数提取(PE)。
集成电路设计与制造的主要流程框架
系 统 需 求
设计
掩膜版
3.1 ASIC设计流程介绍 设计流程介绍
下面我们来介绍ASIC设计的基本流程。 设计过程可分五个阶段： 第一阶段：项目策划 第二阶段：总体设计 第三阶段：详细设计和可测性设计 第四阶段：时序验证与版图设计 第五阶段：加工与完备
第一阶段：项目策划 任务： 任务：形成项目任务书 (项目进度，周期管理等)。流 流 程：市场需求--调研--可行性研究--论证--决策--任务 书。 第二阶段：总体设计 任务： 任务：确定设计对象和目标，进一步明确芯片功能、 内外部性能要求，参数指标，论证各种可行方案，选 择最佳方式，加工厂家，工艺水准。 流程： 流程：需求分析--系统方案--系统设计--系统仿真。 输出： 输出：系统规范化说明(System Specification)：包括系 统功能,性能,物理尺寸,设计模式,制造工艺,设计周期, 设计费用等等.
ASIC项目的主要步骡包括： ．预研阶段； ．顶层设计阶段； ．模块级设计阶段； ．模块实现阶段； ．子系统仿真阶段； ．系统仿真，综合和版图设计前门级仿真阶段； ．后端版面设计阶段； ．测试向量准备阶段； ．后端仿真阶段； ．生产签字； ．硅片测试阶段。
在实际的ASIC开发中，不可能像上述的那样能 够一帆风顺地从头至尾走完整个ASIC项目开发流程。 常常在某些阶段遇到困难，并且有的困难在本阶段是 不能解决的。所以下一个阶段往往会在遇到困难时向 上一个阶段产生反馈，比如在做模块级详细设计时发 现模块划分不合理，一个模块怎样设计都不能完成分 配给它的功能，或者是不能到达所要求的性能。这时 就要反馈到上级顶层设计，对系统模块重新进行划分 以解决问题。有时反馈还可能向更上一级发生。 总之，下图所示的流程是一个理想化的流程，在 实际开发中按照这一流程进行开发的同时，要灵活应 用反馈机制，不能认为一个步骤走过了，结果就固定 下来了，要解决问题只能在本阶段。
第四阶段：时序验证与版图设计 任务：静态时序分析从整个电路中提取出所有 任务 时序路径，然后通过计算信号沿在路径上的延 迟传播，找出违背时序约束的错误(主要是 SetupTime 和 HoldTime),与激励无关。在深亚 微米工艺中，因为电路连线延迟大于单元延迟， 通常预布局布线反复较多，要多次调整布局方 案，对布局布线有指导意义。 流程： 流程：预布局布线(SDF文件)--网表仿真(带延时 文件)--静态时序分析--布局布线--参数提取-SDF文件--后仿真--静态时序分析--测试向量生 成。
流程： 流程：逻辑设计--子功能分解--详细时序框图--分块 逻辑仿真--电路设计(算法的行为级，RTL级描述)-功能仿真--综合(加时序约束和设计库)--电路网表-网表仿真。 输出： 输出： 功能设计(Function Design)：将系统功能的实现方案 设计出来.通常是给出系统的时序图及各子模块之 间的数据流图。 逻辑设计(Logic Design)：这一步是将系统功能结构 化.通常以文本(Verilog HDL 或VHDL),原理图,逻辑 图表示设计结果,有时也采用布尔表达式来表示设 计结果。 电路设计(Circuit Design)：电路设计是将逻辑设计表 达式转换成电路实现。
• 使用 Design Compiler自带静态时序分析器,进 行模块级静态时序分析。 • 使用 Formality工具,进行 RTL级和综合后门级 网表的 Formal Verification。 • 版图布局布线之前,使用PrimeTime工具进行整 个设计的静态时序分析。 • 将时序约束前标注到版图生成工具。 • 时序驱动的单元布局,时钟树插入和全局布线。 • 将时钟树插入到DC的原始设计中。 • 使用 Formality,对综合后网表和插入时钟树网 表进行 Formal Verification。
项目经理的任务： ．完成项目计划； ．确定资源(项目组、设备和工具)； ．组织培训课程。 该阶段输出： ．功能需求说明； ．顶层结构设计说明； ．初始的开发计划和资源需求。
这个阶段需要递交的文档： 结构设计文档：在这个文档中，设计者需要清楚 地描述电路板、软件和ASIC的划分。通常ASIC作 为系统中的一个重要部分，它的功能需要在顶层结 构设计说明中详细的描述。 ASIC开发计划：这个计划必须经过项目管理人员 的验收通过。同时，还需要完成设计线路描述文档。 这个文档要定义项目开发中所需要的工具、技术和 方法。