专用集成电路Chapter5_ASIC设计方法详述
（Entity Declaration）
ASIC Chapter 5 10
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硬件描述语言---VHDL
--- MUX in VHDL
AECHITECTURE twown1 OF mux IS
Yes
BEGINin1 out1源自in2noIF sel=‘1’ THEN out1<=in1; ELSE out1<=in2 AFTER m; END twown1;
5.3 深亚微米ASIC设计要求
ASIC Chapter 5 2
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5.1 集成电路设计和制造过程
设计过程
• 制定规范(SPEC) • 系统设计(System Design) • 电路设计(Circuit Design) • 版图设计(Layout Design)
制造过程
• 制版 掩膜版制造(MASK) • 流片(Fab) 光刻,生长,扩散,掺杂, 金属化,蒸铝等产生Pn结,NPN结构 ,MOS 电阻,电容等 • 测试(Testing) 以Spec和Test Vector 为标准检测制造出的芯片 是否满足设计要求 • 封装(Packaging)
第五讲
ASIC设计方法详述
ASIC Chapter 5
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内容
5.1 集成电路设计和制造过程回顾 5.2 专用集成电路设计流程和方法
5.2.1 设计分类 5.2.2 设计描述（内容/层次） 5.2.3 设计流程（自底向上，由上至下） 5.2.4 设计策略 5.2.5 综合方式（行为/逻辑/物理） 5.2.6 设计验证（模拟/时序/物理）
AND2:S2=U2(Sb,in2); OR:out1=U3(s1,s2); END twown2;
sel
ASIC Chapter 5
-- 结构描述1
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硬件描述语言---VHDL
--- MUX in VHDL
AECHITECTURE twown3 OF mux IS BEGIN
in1 out1 in2
硬件描述语言---VHDL
– VHDL设计描述由五种基本设计单元组成
• • • • • 设计实体说明(Entity declaration) 结构体(Architecture body) 配置说明(Configuration declaration) 集合元说明(Package declaration) 集合元(Package body)
• VHDL描述能力强，覆盖面广，可用于多种层次的电 路描述。 • VHDL的硬件描述与工艺技术无关，不会因工艺变化 而使描述无效。 • VHDL支持设计再利用(Reuse)方法，支持超大规模集 成电路设计的分解和组合。 • 可读性好，易于理解,国际标准,具备通用性。
ASIC Chapter 5
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• 5.2.1 设计分类 – 设计过程分
• 电路设计---前端设计 • 版图设计---后端设计
– 设计流程(方法)分
• 自底向上(Bottom Up) • 自顶向下(Top Down)
– 数字集成电路设计
• 行为方面 • 结构方面 • 物理方面
ASIC Chapter 5 6
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5.2 专用集成电路设计流程和方法
-- 结构体（Archetecture Body） -- 行为描述
ASIC Chapter 5
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硬件描述语言---VHDL
--- MUX in VHDL
AECHITECTURE twown2 OF mux IS
in1 out1 in2
BEGIN NOT:Sb=U0(sel);
AND2:S1=U1(sel,in1);
NOT:Sb=U0(sel); NAND2:S1=U1(sel,in1); NAND2:S2=U2(Sb,in2); NAND:out1=U3(s1,s2); END twown3;
• 5.2.2设计描述 – 描述方面
• 行为描述 • 结构描述 • 物理描述
– 设计抽象的层次
• • • •
ASIC Chapter 5
系统算法级 寄存器传输级(RTL级) 逻辑级和电路级 最低层的晶体管级电路
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5.2.2 设计描述
• 5.2.2.1 硬件描述语言HDL (Hardware Description Language) – VHDL
System Design Synthesis Circiut Design Netlist Layout Design
Cell P&R Post Layout Simulation DRC ERC LVS
Test Vector
ASIC Chapter 5
GDSII
5
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5.2 专用集成电路设计流程和方法
È ½ ± Ï /· Ö Î ö â Ê ² Ô á ½ ¹ û Ï Ô Ê ¾ Í Í º ³ ¼ Æ
ASIC Chapter 5
4
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集成电路设计过程
Specification
Function DC Characteristics AC Characteristics Package Map ESD EMC Behavioral& Architectural RTL Level (VHDL,Verilog) Design Entry Function Simulation Timing Simulation Fualt Simulation
– MUX作为基本单元实例
ASIC Chapter 5
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硬件描述语言---VHDL
--- MUX in VHDL ENTITY mux IS
in1 in2 sel
out1
GENERIC (m:TIME:=2ns);
PORT (in1,in2,sel:IN BIT; out1:OUT BIT); END mux; -- 设计实体声明
---划片(Cutting) ---键合(Wire Bonding) ---包封(Packaging) ---形式： DIP,QFP,PLCC,PGA,BGA,FCPGA等
ASIC Chapter 5
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5.1 集成电路设计和制造过程
集成电路功能测试示意图
ä È Ê ë ¼ ¤À ø í ¼ È þ Ä £ Ä â ¿ ê Ä ±Ö µ µ ¼ Ê Ê ² â Ê Ô µ ² Ê â Ö µ
专用集成电路设计
专用集成电路设计引言专用集成电路（ASIC）是根据特定应用的需求进行定制设计的集成电路。
相比通用集成电路，ASIC更加高效、快速和可靠。
本文将详细讨论ASIC设计的原理、流程和应用。
ASIC设计原理ASIC设计的原理基于数字电子学和半导体技术。
在ASIC中，数字信号通过逻辑门的组合和时钟信号的控制来实现数据处理和控制功能。
ASIC设计流程ASIC设计流程可以分为以下几个步骤：需求分析在需求分析阶段，设计团队与客户紧密合作，明确设计目标和要求。
包括功能需求、性能指标、功耗要求等。
架构设计在架构设计阶段，设计团队根据需求分析的结果，确定ASIC的整体架构。
包括电路的模块划分、模块功能和接口定义等。
功能设计在功能设计阶段，设计团队根据架构设计的指导，对ASIC的功能电路进行详细设计。
包括逻辑电路设计、时序设计和电路优化等。
物理设计在物理设计阶段，设计团队对功能设计的结果进行布局和布线。
包括布局规划、金属层分配和信号线的布线等。
验证与测试在验证与测试阶段，设计团队对ASIC进行功能验证和性能测试。
包括电路仿真、时序分析和功能验证等。
产线生产在产线生产阶段，设计团队将验证通过的ASIC设计文件发送给芯片厂商进行生产。
包括掩膜制作、晶圆加工和封装测试等。
ASIC设计应用ASIC设计广泛应用于各个领域，如通信、计算机、汽车、工业控制等。
以下是一些常见的ASIC应用场景：通信领域在通信领域，ASIC被广泛用于数字信号处理、调制解调器、网络协议处理等功能。
ASIC可以提高通信设备的性能和稳定性。
计算机领域在计算机领域，ASIC用于处理器、内存控制器、图形处理器等重要组件。
ASIC可以提高计算机的处理能力和效率。
汽车领域在汽车领域，ASIC用于安全控制、驾驶辅助和车载娱乐等系统。
ASIC可以提高汽车的安全性和性能。
工业控制领域在工业控制领域，ASIC用于工业自动化、机器人控制和传感器接口等应用。
ASIC 可以提高工业生产的效率和稳定性。
《专用集成电路设计方法》课程教学大纲
《专用集成电路设计方法》课程教学大纲课程编号：ABJD0530课程中文名称：专用集成电路设计方法课程英文名称：ASICDesignMethodo1ogy课程性质：选修课程学分：3学分课程学时数：48学时授课对象：电子信息工程、电子科学与技术本课程的前导课程：数字集成电路设计、模拟集成电路设计一、课程简介《专用集成电路设计方法》课程是物理学系物理学专业必修的技术基础课，具有非常重要的地位和作用。
本课程以《数字集成电路设计》和《模拟集成电路设计》课程为基础，内容侧重于晶体管级电路设计和物理层设计。
使学生把所学的电子线路、器件物理、工艺制造知识融汇到版图设计中去，最终达到电路或系统的功能和参数指标在电路的物理层设计中实现。
本课程为研讨课，通过指导、研讨与上机实践，掌握AS1C的设计流程和设计技术，内容侧重于晶体管级电路设计和物理层设计。
通过课程学习，使学生能够根据电路的功能和参数指标，完成逻辑网表设计、晶体管级电路设计和版图设计。
二、教学基本内容和要求（-）绪论课程教学内容：电子技术的发展，模拟信号与模拟电路；电子信息系统的组成；模拟电子技术基础课的特点。
课程的重点、难点：重点：如何学习这门课程难点：模拟电子的基本概念和课程的目的。
课程教学要求：掌握：模拟电子系统组成，电子系统分类；理解：模拟和数字的区别和关系；了解：模拟电子系统主要性能指标。
（-）绪论（2学时）具体内容：专用集成电路的设计流程和设计要求。
（二）CMOS数字电路基本单元的设计（2学时）具体内容：CMOS反相器直流、交流特性和设计分析；CMOS传输门特性分析和CMOS版图设计。
1 .基本要求（1）了解反相器物理层设计与反相器直流特性、交流特性的关系和设计考虑。
（2）了解CMe）S传输门的结构和模型分析。
2 .重点、难点重点：CMOS结构与版图的对应关系。
难点：CMOS结构与版图的对应关系。
（三）CMOS组合电路和CMoS基本逻辑电路设计（2学时）具体内容：CMc）S组合逻辑的设计规则；根据逻辑函数进行逻辑简化，画出逻辑图、晶体管级电路图和版图。
05第四讲ASIC的版图设计方法
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一、全定制设计方法
Full-Custom Design Approach
以人工设计为主 计算机作为绘图与规则检查工具起辅助作用
– 元器件, 最佳尺寸（性能、驱动力、面积） – 拓扑结构, 要有最合理的布局（面积） – 连线, 要寻找到最短路径（延时）
全定制设计IC的特点
– 设计成本高（人工慢、上市时间长） – 制造成本低（面积小） – 性能好（连线短）
• 所有的库单元在入库时都必须进行严格的设计规 则检查和电连接性检查, 确保其万无一失的正确性 和可靠性。
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库单元设计中需要注意的地方
1. 单元最上端布以贯穿整个单元的铝线, 作为电源线VDD, 单元最下端布以贯穿整个单元的铝线, 作为地线VSS, 这样在单元拼接时, 电源线和地线就以可以直接分别相连
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库单元三种描述方式的意义
• 单元的逻辑符号用以建立逻辑图 • 单元的拓扑版图描述单元版图的外形尺寸、
输入/输出的位置 • 为使单元之间的连线都处于布线通道之内,
单元本身的I/O口必须处于单元的上下两排 • 单元的掩膜版图才是最终的有效制版信息 • 注意每种单元的三种描述之间名称要一一
– 在设计者力所能及的情况下( 时间与正确性的把握)
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64路PDP显示扫描驱动芯片
洪慧博士生（2002.9-2007.9）
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18 bit 音频 ADC 版图
马绍宇博士生（2003.9-2008.10）
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ASIC设计流程和方法
Ｐａｄｓ、边界扫描逻辑、核心功能逻辑，以及ＰＬＬ时
钟模块，然后再对核心功能逻辑依据功能进一步细 化。核心功能部分将是ＲＴＬ编码设计的重点部分， 下面就这一部分展开说明。
４．形式验证（逻辑综合的Ｎｅｔｌｉｓｔ与带有ＣＴ信 息的Ｎｅｔｌｉｓｔ之间）、ＳＴＡ；
５．Ｄｅｔａｉｌｅｄ Ｒｏｕｔｉｎｇ，ＤＲＣ； ６．Ｐｏｓｔｌａｙｏｕｔ
Ｃｌｏｃｋ主要的优点在于能够降低功耗面
积，也可以简化逻辑从而提高频率。在编码时需要 考虑无Ｇｌｉｔｃｈ的门控信号设计。同时，在ＤＦＴ设计 时，由于触发器的时钟是前一级逻辑的输出（其他 派生时钟也有同样的问题），为了测试这类触发器， 需要为时钟增加一级Ｍｕｘ，在正常工作模式下，采用 派生时钟，在扫描测试时采用正常的时钟。门控时钟
ｅｎｄｍｏｄｕｌｅ
这个代码在ＲＴＬ级仿真时是不会有任何问题 的，其中潜在的问题留待后面讨论。
２．２同步设计和跨ａ，－ｔ＊Ｏ域数据传输
尽管异步系统有很多优势，如低功耗，也没有同 步系统中让工程师头疼的时钟分布以及ｓｋｅｗ问题， 但是其复杂的各种握手协议，以及异步电路在测试 上的困难，使得同步系统还是数字电路设计的首选。 同步设计的一个特点就是所有的时序单元都是对统 一的时钟边沿敏感。要使整个芯片只采用一个时钟 并不现实，因此，异步时钟域之间的数据传输以及其 中的一些问题将是本节讨论的重点。 通常，为了能够更好的综合和ＳＴＡ，需要对设计 进行划分，一般的原则是将异步时钟域之间有数据 交换的部分独立出来单独处理，其他的模块都在单 一的同步时钟域中工作。对于这些模块如何在综合 过程中特殊处理在下面的章节中讨论，本节主要讨 论在代码设计中需要考虑的问题。 异步时钟之问的亚稳态（Ｍｅｔａｓｔａｂｉｌｉｔｙ）问题，亚 稳态主要是由于被采样数据的变化十分靠近采样时 钟的边沿引起的，这样接收（采样）触发器的输出就 是亚稳态，并在传输过程中发散而引发逻辑错误，也 就是通常所说的同步失败。在同步时钟域中的这种
asic 设计流程
asic 设计流程ASIC（Application Specific Integrated Circuit）是指专门为特定应用领域设计的集成电路。
ASIC设计流程指的是将一个特定的应用需求转化为ASIC电路的设计和制造过程。
本文将详细介绍ASIC设计流程的各个阶段和关键步骤。
一、需求分析阶段在ASIC设计流程中，首先需要进行需求分析。
这个阶段主要包括对应用需求的详细了解和分析，明确需要实现的功能和性能指标。
同时，还需要考虑制约因素，如成本、功耗、集成度等。
在需求分析阶段，设计团队与应用领域的专家密切合作，进行系统级的设计和规划。
他们会通过调研市场、分析竞争产品等手段，明确应用需求，并制定相应的设计目标。
二、架构设计阶段在需求分析阶段完成后，接下来是架构设计阶段。
在这个阶段，设计团队将根据需求分析的结果，确定ASIC的整体架构和功能划分。
架构设计阶段的关键是找到合适的功能模块，并确定它们之间的接口和通信方式。
通过模块化的设计思想，可以提高设计的可重用性和可维护性，并且方便后续的验证和仿真工作。
三、RTL设计阶段在架构设计阶段确定了ASIC的整体框架后，接下来是RTL （Register Transfer Level）设计阶段。
在这个阶段，设计团队将使用硬件描述语言（如Verilog、VHDL）来描述和实现ASIC的功能模块。
RTL设计阶段的关键是将功能模块转化为硬件逻辑电路。
设计团队需要仔细考虑时序和逻辑的优化，以提高电路的性能和功耗。
同时，还需要进行功能仿真和时序约束等工作，确保设计的正确性和可靠性。
四、综合与布局布线阶段在RTL设计阶段完成后，接下来是综合与布局布线阶段。
在这个阶段，设计团队将进行逻辑综合、布局和布线等工作，将RTL描述的电路转化为物理电路。
综合是将RTL描述的电路转化为门级网表电路的过程。
在综合过程中，设计团队需要进行逻辑优化和面积约束等工作，以提高电路的性能和集成度。
布局和布线是将门级网表电路映射到实际的芯片布局上的过程。
专用集成电路设计方法
专用集成电路设计方法
专用集成电路（ASIC）设计方法是一种用于开发和设计定制化电路的方法。
ASIC 设计通常用于特定的应用领域，例如通信、计算机、汽车等，因为它们能够提供高性能、低功耗和高度集成的解决方案。
而ASIC设计的方法主要包括以下几个步骤：
1. 需求分析：该阶段通过与客户和应用领域专家的沟通，确定ASIC的功能和性能要求，以及其应用领域的特殊需求。
2. 架构设计：在这个阶段，设计团队将根据需求分析的结果，确定ASIC的整体架构，包括功能模块组成、接口设计等。
这个阶段的关键是对系统级需求和资源进行平衡，以确保设计的可行性和性能优化。
3. 逻辑设计：逻辑设计阶段主要涉及到对ASIC的功能、功能模块和电路结构进行设计。
这个阶段使用硬件描述语言（HDL）进行设计，并进行逻辑仿真和验证。
4. 物理设计：物理设计阶段主要涉及将逻辑设计转化为物理结构，包括布局和布线。
这个阶段需要考虑到电路的功率、时序和面积等方面的优化。
5. 验证与测试：验证和测试阶段是为了确保ASIC设计的正确性和功能性。
这个阶段包括功能仿真、时序仿真、门级仿真和芯片级仿真等。
同时还需要进行物理
验证和测试，以验证芯片的性能和可靠性。
6. 制造：制造阶段是将ASIC设计转化为实际的芯片产品的过程。
这个阶段包括芯片制造、封装和测试等。
ASIC的制造过程需要符合特定的标准和流程，以确保芯片的质量和可靠性。
以上是一般ASIC设计方法的大致流程。
在实际应用中，可能会根据不同的需求和项目而有所调整。
同时，ASIC设计方法也在不断地演变和发展，以满足新的技术和市场需求。
专用集成电路设计方法复旦大学自编讲义
功耗优化挑战与解决方案
总结词
随着集成电路规模不断增大，功耗问题越来 越突出，成为专用集成电路设计中的一大挑 战。
详细描述
功耗优化涉及多个方面，包括晶体管级功耗 优化、逻辑级功耗优化、物理级功耗优化等 。在晶体管级功耗优化中，可以采用低功耗 晶体管和电路结构；在逻辑级功耗优化中， 可以采用动态电压和频率调节、多阈值电压 设计等技术；在物理级功耗优化中，可以采
用低功耗布局和布线技术。
可靠性优化挑战与解决方案
总结词
可靠性是专用集成电路设计的关键指标之一，涉及到 芯片的寿命、稳定性和可靠性等方面。
详细描述
可靠性优化主要涉及冗余设计、容错技术、故障检测 与恢复等方面。冗余设计可以通过增加备份电路来提 高系统可靠性；容错技术可以采用奇偶校验、海明码 等手段来检测并纠正错误；故障检测与恢复可以通过 自检机制和热备援等技术来实现。
可测试性设计挑战与解决方案
要点一
总结词
要点二
详细描述
可测试性是专用集成电路设计中不可或缺的一环，涉及到 芯片的测试、调试和故障诊断等方面。
可测试性设计可以采用内建自测试技术、扫描链路设计和 边界扫描技术等手段。内建自测试技术可以在芯片内部实 现测试算法，提高测试效率；扫描链路设计可以通过建立 扫描链路来快速定位故障；边界扫描技术则可以用于测试 芯片的管脚状态，帮助工程师快速找到问题所在。
ቤተ መጻሕፍቲ ባይዱ
主流平台
主流的专用集成电路设计平台包括FPGA （现场可编程门阵列）和ASIC（应用特定 集成电路）。FPGA是一种可编程逻辑器件， 通过编程配置逻辑门来实现定制的电路功能。 ASIC是一种定制的集成电路，根据特定应 用需求进行设计和制造。
设计工具的发展趋势
asic的设计流程
asic的设计流程ASIC（Application-Specific Integrated Circuit，应用特定集成电路）是一种根据特定应用需求而设计的集成电路。
ASIC的设计流程是一个复杂而严谨的过程，需要经历多个阶段和环节。
本文将从ASIC的设计需求、设计规划、设计实现和验证等方面，对ASIC的设计流程进行详细介绍。
一、设计需求阶段在ASIC设计流程中，首先需要明确设计的需求。
这包括对ASIC的功能、性能、功耗、面积等方面的要求进行规划和分析。
设计人员需要与客户或系统需求方充分沟通，了解应用场景和功能需求，明确所设计的ASIC的用途和目标。
二、设计规划阶段在明确设计需求后，设计人员需要进行设计规划。
这包括确定ASIC 的整体架构、划分功能模块以及模块之间的接口等。
设计规划阶段还包括对设计所需资源的评估，例如设计工具、验证环境、物理设计工具等。
三、前端设计阶段前端设计阶段是ASIC设计的核心阶段，主要包括逻辑设计、验证和综合等过程。
首先，设计人员进行逻辑设计，使用硬件描述语言（HDL）对ASIC的功能进行描述。
常用的HDL语言包括Verilog和VHDL。
在逻辑设计完成后，设计人员需要进行验证工作，以确保设计的正确性和可靠性。
验证工作包括功能仿真、时序仿真和形式验证等。
验证通过后，设计人员进行综合，将逻辑设计转化为门级网表。
综合工具会根据目标芯片的库文件和约束条件生成门级网表。
四、物理设计阶段物理设计阶段主要包括布局设计、布线设计和时序优化等过程。
布局设计是将门级网表映射到目标芯片上，确定各个功能模块的位置和布局规则。
布线设计是在布局的基础上，将各个功能模块之间的连线进行布线，以满足时序和面积等约束条件。
时序优化是通过对时序路径进行优化，以提高ASIC的工作频率和性能。
五、后端设计阶段后端设计阶段主要包括物理验证、版图提取和静态时序分析等过程。
物理验证是为了验证物理设计的正确性和可靠性，包括DRC （Design Rule Check）、LVS（Layout versus Schematic）等验证。
asic设计解决方案
ASIC 设计解决方案简介ASIC（Application Specific Integrated Circuit）即应用特定集成电路，是一种可根据特定应用要求进行定制设计的集成电路。
它具有高度的集成度、低功耗和高性能的特点，被广泛应用于各种领域，如通信、计算机、汽车电子等。
本文将介绍ASIC设计的解决方案以及它在现代电子领域的重要性。
ASIC 设计解决方案的基本流程ASIC设计的基本流程包括需求分析、架构设计、逻辑设计、验证、物理设计和测试等几个阶段。
下面将对每个阶段进行详细介绍。
需求分析需求分析是ASIC设计过程的起点，目的是明确ASIC的功能和性能要求。
在这个阶段，设计团队与客户或系统架构师合作，详细了解所需的功能和性能需求，包括输入输出接口的数量和类型、时钟频率、功耗、可靠性等。
根据需求分析的结果，确定设计的目标和约束条件，为后续的设计提供指导。
架构设计在架构设计阶段，设计团队将需求分析结果转化为一个高层次的硬件结构。
这个阶段主要涉及系统级规划、模块划分和接口定义等工作。
ASIC的架构设计需要考虑到硬件资源的利用效率、功能模块之间的通信和协作方式，以及整体系统的可扩展性和可维护性。
逻辑设计逻辑设计是将架构设计转化为具体的逻辑电路设计的过程。
在这个阶段，设计团队根据架构设计的要求，使用HDL（Hardware Description Language）或图形化工具进行电路设计。
逻辑设计包括电路元件的选型和连接、逻辑功能的实现以及时序和时钟域的设计等。
设计团队需要通过仿真和验证来确保设计的正确性和性能满足需求。
验证验证是ASIC设计过程中非常重要的一步，目的是验证设计是否符合需求，并发现和解决设计中的错误和问题。
验证阶段可以通过多种方法进行，包括仿真测试、形式验证和硬件验证等。
通过验证可以提高设计的可靠性和正确性，减少后续的修复和修改工作。
物理设计物理设计阶段将逻辑电路转化为实际的布局与布线，并进行后端流程的规划和优化。
ASIC设计方式
ASIC
半定制法－－门阵列法： 半定制法－－门阵列法： －－门阵列法 预先设计和制造好各种规模的母片， 预先设计和制造好各种规模的母片，其内部 成行成列，并等间距排列着基本单元的阵列 成行成列， 设计人员只需要设计到电路一级， 设计人员只需要设计到电路一级，将电路的 网表文件交给IC厂家即可。 网表文件交给 厂家即可。 厂家即可 设计周期短，造价低，适合小批量 设计周期短，造价低，适合小批量ASIC设计 设计 面积利用率低，灵活性差， 面积利用率低，灵活性差，对设计限制过多
Байду номын сангаасSIC
半定制法－－标准单元法： 半定制法－－标准单元法： －－标准单元法 需预建完善的版图单元库， 需预建完善的版图单元库，供用户调用 优点： 优点：比门阵列法具有更灵活的布图方式 “标准单元”预先存在单元库中，设计效率高 标准单元”预先存在单元库中， 从根本上解决布通率问题 使设计者更多从高层次关注电路的优化和性能 设计周期短， 设计周期短，自动化程度高 缺点：当工艺更新后， 缺点：当工艺更新后，标准单元要随之更新
ASIC
全定制方法：在针对特定工艺建立的设计规则下， 全定制方法：在针对特定工艺建立的设计规则下， 设计者对于电路的设计有完全的控制权。 设计者对于电路的设计有完全的控制权。 设计者需要考虑晶体管版图的尺寸、位置等细节 设计者需要考虑晶体管版图的尺寸、 面积利用率最高、性能较好，功耗较低， 面积利用率最高、性能较好，功耗较低，有利于降 低成本，提高芯片的集成度和工作速度， 低成本，提高芯片的集成度和工作速度，以及降低 功耗 人工参与的工作量大，设计周期长， 人工参与的工作量大，设计周期长，容易出错