CMOS工艺详解
CMOS工艺流程讲解
CMOS工艺流程讲解CMOS（互补金属氧化物半导体）是一种常用的半导体工艺，广泛应用于微电子和集成电路的制造中。
CMOS工艺是一种高度集成的技术，可以将上千万个晶体管集成在一个小芯片上。
本文将对CMOS工艺的流程进行详细讲解。
1.晶圆准备：CMOS工艺的第一步是准备硅晶圆。
晶圆通过机械或化学方法去除表面的杂质，并通过流程控制器控制晶圆的温度、湿度和空气纯度，确保晶圆表面洁净。
2.线刻蚀：在晶圆上进行图形图案的制作。
首先，在晶圆表面涂覆一层光刻胶，然后用光刻机将模板上的图案投射到光刻胶上。
接着，在光刻胶上暴露出图案的区域，通过化学腐蚀或镀膜的方法将未暴露区域去除，形成芯片上的图形。
3.掺杂：接下来，在暴露出来的图案区域进行掺杂。
掺杂是指向晶圆表面引入杂质原子，以改变晶圆的电子特性。
通过掺杂可以形成n型或p 型区域，用于形成晶体管的源极、漏极和栅极。
4.氧化：将晶圆暴露部分的表面进行氧化处理，形成一层薄薄的氧化层。
氧化层可以用来隔离不同晶体管之间的电流，提高芯片的绝缘性能。
5.金属沉积：将金属沉积在晶圆上，形成导线和连接电子器件的金属线路。
金属通常是铝或铜，通过物理或化学方法在晶圆表面形成金属层。
然后，通过光刻和蚀刻步骤，将金属层剔除，形成芯片上的金属线路。
6.流程清洗：在制造过程中，芯片表面会沉积很多杂质，因此需要进行分级清洗。
清洗旨在去除表面的杂质，提高芯片的可靠性。
7.封装测试：最后，将芯片封装在塑料或陶瓷包装中，以保护芯片。
同时，对芯片进行测试，确保芯片的功能和性能达到要求。
综上所述，CMOS工艺是一个高度复杂的半导体制造过程，包括晶圆准备、线刻蚀、掺杂、氧化、金属沉积、流程清洗和封装测试。
通过这些步骤，可以在芯片上集成大量的晶体管和电子器件，实现高度集成的集成电路的制造。
CMOS工艺的发展使得半导体技术在现代电子产品中得到广泛应用。
CMOS工艺要点知识讲解
隔离技术（续）
随着设计尺寸的不断减小以及器件集成度的日益 提 高，如何减小隔离区的面积也成为一个重要的 课题。 比如在一些低压器件的工艺设计中，往往 通过牺牲 场氧厚度来减小“鸟嘴”的宽度，主要 方法为减薄 场氧厚度或者场氧生长以后通过 ETCHBACK，腐蚀掉 一定的 场氧。还有 一些设 计是采用N+/P-结隔离技 术（例如LVMG工艺）。
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栅（Gate）的完成(续）
由于多晶条宽和形貌直接影响器件的有效沟长， 影响器件特性，因此其控制的好坏倍受关注。
轻掺杂漏LDD（Light Doping Drain）和侧壁保 护Spacer 结构是1um以下工艺常采取的保护性工 艺步骤。主要为了减小热载流子效应，对于 Salicide工艺，Spacer 结构还 可以预防栅（G） 和源（S）或漏（D）之间发生漏电。
bird beak)和场注入的横向扩散，使LOCOS工艺受 到很大的限制。
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隔离技术(续）
PBLOCOS 结构可以有效地减少鸟嘴的宽度。 在LOCOS隔离工艺中，以连接晶体管的金属或
多晶硅连线做为栅，以栅两测的N+扩散区做为 源漏将形成一个寄生的场管，为了避免该寄生 MOSFET开启引起的泄露电流等问题， 很多时 候工艺中会通过场注入（channel stop implant) 来提高场寄生管的开启,但是如果场注入剂量太 大，则 会降低源/漏对衬底的单结击穿电压。
双阱的形成一般有两种方式，一种SiN 自对准工艺，另外一种是通过N阱，P 阱两次光刻形成，CMOS工艺中双阱工 艺可以有效地减小闩锁效应。
7
有源区的形成
➢ PAD oxide(buffer oxide):由于SiN和Si之间的应力很大， 为了避免SiN对Si表面的应力损伤，生长一层SiO2作为Si 和SiN之间的应力缓冲层，但是 oxide厚度会影响SiN做为 氧化掩蔽层的能力，0.6um工艺采用200A oxide/1175A SiN 结构。 ➢ LPSiN：O2和H2O很难通过SiN扩散到Si表面生成SiO2， 另外，在相同的条件下，SiN的氧化速率约是Si的三十分 之一，只在SiN表面生长几十埃的SiO2， ➢ 有源区光刻---刻蚀（SEM PROFILE）
CMOS基础及基本工艺流程
CMOS基础及基本工艺流程
1.单晶硅衬底制备：首先需要准备单晶硅衬底，它是整个集成电路的
基础。
这一步骤通常会涉及硅片切割和粗化，最终得到大小合适的硅衬底。
2.外延生长：在单晶硅衬底上外延生长蓝宝石或氮化硅等薄膜，这些
薄膜将作为隔离层使用，以电隔离各个晶体管。
3.门电极制备：在隔离层上制备门电极。
通常使用化学气相沉积（CVD）或物理气相沉积（PVD）等技术，在薄膜上沉积一层金属，如铝或钨。
4.掺杂：利用掺杂技术向单晶硅衬底中注入掺杂物（例如硼或磷），
以改变硅的电子特性。
5.晶体管制备：利用光刻技术定义出晶体管的结构，通过曝光、阻挡、显影等步骤，制造出源极、栅极和漏极之间的结构。
6.金属互连：使用金属沉积和光刻技术，在晶体管上制造出金属互连层，将各个晶体管连接在一起。
7.电介质和过程模拟：制备电介质层，通常使用氧化硅或氧化铝等材料。
过程模拟是为了检测制造过程中的缺陷和问题。
8.上下电极制备：制造上下电极用于晶体管之间的连接。
9.晶体管测试：测试晶体管的性能和可靠性。
10.封装和测试：最后，将制造好的芯片封装成集成电路，并进行最
终的测试。
以上是CMOS基本工艺流程的主要步骤，每个步骤都需精确控制和复杂操作，以确保芯片的性能和可靠性。
CMOS技术由于其功耗低、稳定性好和集成度高等优点，被广泛应用于各种电子设备中，如微处理器、存储器、传感器等。
CMOS工艺流程讲解
CMOS工艺流程讲解CMOS（互补金属氧化物半导体）是一种集成电路制造工艺，它采用了一个特殊的技术，将p型和n型金属氧化物半导体结合起来形成互补结构。
CMOS工艺在现代电子行业中得到广泛应用，其优势包括低功耗、高集成度和低噪声。
首先是沉积步骤。
在沉积步骤中，将硅片放置在真空室中，然后使用化学气相沉积（CVD）或物理气相沉积（PVD）的方法，在硅片表面上沉积一层薄膜。
这一步骤通常用于形成电阻器、电容器和金属线等元件。
接下来是光刻步骤。
在光刻步骤中，将光刻胶涂在硅片上，然后使用光刻机将特定的图案投射到光刻胶上。
通过控制光的入射角度和光的波长，可以将光刻胶中的图案传递到硅片上。
这一步骤用于定义晶体管和其他元件的形状和位置。
然后是刻蚀步骤。
在刻蚀步骤中，使用化学或物理方法将硅片上不需要的材料去除。
这一步骤可以通过湿法刻蚀或干法刻蚀来实现。
湿法刻蚀使用化学液体来溶解或氧化硅片上的材料。
干法刻蚀则使用等离子体或离子束来去除材料。
刻蚀步骤的主要目的是形成晶体管、连线和容量电极等结构。
接下来是掺杂步骤。
在掺杂步骤中，将特定的杂质加入到硅片中，改变硅片的导电性质。
掺杂可以通过离子注入或扩散来实现。
离子注入是将高能离子注入到硅片中，以改变硅片的导电性。
扩散是将杂质物质放置在硅片上，并通过高温使其扩散到硅片中。
掺杂步骤的目的是形成电阻、电容和电流源等元件。
然后是退火步骤。
在退火步骤中，加热硅片使其结构稳定，并消除在之前步骤中产生的扭曲和杂质。
退火步骤通常在高温下进行，并可以使用氮气或氢气来控制退火的速度和温度。
最后是耦合步骤。
在耦合步骤中，将不同的CMOS电路连接在一起，形成集成电路。
连接可以通过金属线、电容和寄生二极管来实现。
耦合步骤通过形成电压转换器、放大器和逻辑门等功能模块来完成整个电路。
总的来说，CMOS工艺流程是一个复杂的过程，包括沉积、光刻、刻蚀、掺杂、退火和耦合等步骤。
通过这些步骤，可以制造出低功耗、高集成度和低噪声的CMOS集成电路。
CMOS制作基本工艺解读
CMOS制作基本步骤CMOS的制作步骤是需要经过一系列的复杂的化学和物理操作最终形成集成电路。
而做为一名集成电路版图（ic layout）工程师，对于这个在半导体制造技术中具有代表性的CMOS工艺流程有个系统的了解是有很大帮助的。
个人认为只有了解了工艺的版工才会在IC Layout的绘制中考虑到你所画的版图对流片产生的影响。
芯片制造厂（Fab）大概分为：扩散区，光刻区，刻蚀区，离子注入区，薄膜区和抛光区。
扩散是针对高温工艺，光刻利用光刻胶在硅处表面刻印，刻蚀将光刻胶的图形复制在硅片上，离子注入对硅片掺杂，薄膜区淀积介质层和金属层，抛光主要是平坦化硅片的上表面。
简化的CMOS工艺由14个生产步骤组成：（1）双阱注入在硅片上生成N阱和P阱。
（2）浅槽隔离用于隔离硅有源区。
（3）通过生长栅氧化层、淀积多晶硅和刻印得到栅结构。
（4）LDD注入形成源漏区的浅注入。
（5）制作侧墙在随后的源、漏注入当中保护沟道。
（6）中等能量的源、漏注入，形成的结深大于LDD的注入深度。
（7）金属接触形成硅化物接触将金属钨和硅紧密结合在一起。
（8）局部互连形成晶体管和触点间的第一层金属线。
（9）第一层层间介质淀积，并制作连接局部互连金属和第一层金属的通孔1。
（10）用于第一次金属刻蚀的第一层金属淀积金属三明治结构并刻印该层金属。
（11）淀积第二层层间介质并制作通孔2。
（12）第二层金属通孔3淀积第二层金属叠加结构，并淀积和刻蚀第三层层间介质。
（13）第三层金属到压点刻蚀、合金化重复这些成膜工艺直到第五层金属压焊淀积完毕，随后是第六层层间介质和钝化层的制作。
（14）最后一步工艺是参数测试，验证硅片上每一个管芯的可靠性。
在之前的文章中以一个PMOS和一个NMOS构成的反相器为例，简单的分步介绍了CMOS制作的基本步骤，整个流程就是对上述步骤的详细解说。
不同的是（9）（10）被合在一起介绍，（11）（12）（13）被合在一起介绍，而（14）则没有列入到详解步骤中。
CMOS工艺流程技术介绍
CMOS工艺流程技术介绍1. 基片准备：CMOS工艺流程的第一步是准备半导体基片。
通常使用的基片材料包括硅、石英和蓝宝石。
基片首先经过清洗和去除杂质的处理，然后通过化学蒸汽沉积或物理蒸发等方法在基片表面形成氧化层。
2. 晶体管制造：接下来是制造CMOS晶体管。
首先，使用光刻工艺在基片上涂覆感光胶，并使用掩膜光刻技术将电路的图形转移到感光胶层上。
然后，通过刻蚀等技术，将图形转移到氧化层和硅基片上形成源极、漏极和栅极等电路元件。
3. 金属化层：在制造晶体管后，需要在芯片表面形成金属化层，用于连接不同的晶体管和电路元件。
金属化层通常使用铝、铜或其他金属材料，通过蒸镀或化学气相沉积等方法形成。
4. 电气特性测试：完成金属化层后，需要对芯片的电气特性进行测试。
包括对晶体管的漏电流、开启电压、跨导等参数进行测试，并对整个芯片进行功能测试，以确保电路的正常运行。
5. 封装和测试：最后一步是对芯片封装和测试。
将芯片装入封装盒中，并进行连接和封装。
封装后进行成品测试，包括测试电路的功能、性能和稳定性，在确认无缺陷后，即可出厂销售和应用。
CMOS工艺流程技术的发展使得集成电路的制造成本降低、性能提高，适用于各种数字电路和微处理器的制造，是集成电路制造领域中不可或缺的工艺之一。
CMOS （Complementary Metal Oxide Semiconductor）工艺是当前集成电路制造中最常见的工艺之一，它被广泛应用于数字电路和微处理器的制造中。
CMOS工艺是一种特殊的半导体工艺，其中集成电路中的晶体管由N型和P型栅极构成，因此在电路工作时，只有其中的一种导通。
CMOS工艺的独特之处在于其低功耗、高噪声抑制能力以及良好的抗静电干扰性能。
在CMOS工艺流程技术中，包括基片准备、晶体管制造、金属化层、电气特性测试、封装和测试等多个关键步骤。
在CMOS工艺的基片准备阶段，主要通过对半导体基片的加工和处理来准备利于电路集成的表面。
CMOS的制造流程
CMOS的制造流程CMOS（互补金属氧化物半导体）是一种常用的集成电路制造工艺，它具有低功耗、高集成度和可靠性较高等优点。
下面将详细介绍CMOS的制造工艺流程。
1.基片制备：首先需要选择合适的硅基片作为电路的基底。
硅基片需要经过一系列的加工工艺，例如清洗、去除表面氧化层和掺杂等，以便在其表面形成电路。
2.硅基片的氧化：将清洗后的硅基片放入氧化炉中，在高温下与氧气反应，使硅基片表面氧化形成一层二氧化硅（SiO2）薄膜。
薄膜厚度通常在几百埃（1埃=10^-10米）到几千埃之间。
3.光刻：光刻是制造CMOS电路中最关键的步骤之一、首先，在氧化层上涂覆光刻胶，然后将掩膜（即模具）放在光刻机上，通过紫外光对光刻胶进行曝光，使光刻胶在掩膜上形成所需的图形。
4.蚀刻：使用化学蚀刻技术，将暴露在掩膜下的部分二氧化硅进行腐蚀。
蚀刻方式通常有湿法蚀刻和干法蚀刻两种选择。
5.掺杂：为了形成PN结构的晶体管，需要将掺杂物引入硅基片中。
掺杂一般分为两步进行，首先进行扩散，将掺杂物（如磷或硼）混入氧化层下方的硅基片中，然后进行烘焙，使掺杂物在硅基片中扩散和活化。
6.浸蚀：浸蚀是为了去除光刻胶和二氧化硅的残留物，通常使用浸入酸性或碱性溶液中的技术。
7.金属化：为了连接不同电路、减小电阻和形成电路的引脚，需要在硅基片上沉积一层金属薄膜。
8.绝缘层制备：在金属覆盖层上沉积一层绝缘性氧化层，作为绝缘层，以防止不同电路之间的电互连和杂散电流。
9.上下管连接：通过开孔技术，将绝缘层上的金属层暴露出来，并用金属填充孔洞以连接不同层次的电路。
10.封装：最后一步是封装，将芯片固定在塑料或陶瓷封装中，并通过引脚与外部电路进行连接。
以上就是CMOS制造工艺的大致流程。
当然，CMOS的制造工艺流程非常复杂，其中涉及到很多细节和步骤，同时每一步也有很多不同的变种和改进。
由于篇幅有限，上述只是对CMOS的制造工艺流程进行了简要介绍。
对于深入了解CMOS制造工艺的读者来说，建议详细学习相关的专业资料或参考相关的科学论文。
CMOS工艺要点知识讲解
CMOS工艺要点知识讲解1.概述：CMOS工艺是一种使用金属-氧化物-半导体结构制造集成电路的工艺。
它是CMOS逻辑电路的基础，通过使用N型和P型MOS晶体管组成的互补结构来实现逻辑功能。
CMOS工艺具有功耗低、可靠性高和集成度高的特点，是目前最常用的集成电路制造工艺之一2.制程流程：CMOS工艺的制程流程包括晶圆清洗、沉积氧化层、形成晶体管结构、定义金属导线、清洗和封装等步骤。
其中，晶圆清洗用于去除晶圆表面的杂质和污染物；氧化层的沉积是为了形成绝缘层，保护晶体管和电器元件；形成晶体管结构是将掺杂的硅材料通过光刻和腐蚀等工艺形成晶体管的源、栅和漏极等结构；定义金属导线则是通过金属蒸镀和光刻等工艺形成连接晶体管的金属线路；最后的清洗和封装步骤将晶圆切割成芯片，并将其封装成IC产品。
3.互补结构：CMOS工艺采用互补结构，即由N型MOS（NMOS）和P型MOS（PMOS）两种晶体管组成的互补电路。
NMOS晶体管的导通需要控制栅极电压为高电平，而PMOS晶体管的导通需要控制栅极电压为低电平。
通过控制两种晶体管的工作方式，可以实现复杂的逻辑功能。
4.硅基材料：CMOS工艺使用硅材料作为基础材料。
硅是一种常见的半导体材料，具有良好的电子迁移率和热稳定性。
在CMOS工艺中，通过对硅材料进行掺杂和氧化等工艺，形成晶体管的结构和绝缘层。
5.光刻：光刻技术是CMOS工艺中的重要步骤，用于定义晶体管和金属导线等结构。
在光刻过程中，通过涂覆光刻胶、对胶进行曝光和影像转移等步骤，将芯片的设计图案腔体在硅片上。
6.蚀刻：蚀刻是指通过化学或物理手段，将涂覆在芯片表面的光刻胶和表面层材料进行去除，从而形成所需的结构。
蚀刻工艺可以通过湿蚀刻或干蚀刻两种方式进行，其中，干蚀刻常用的技术包括反应离子蚀刻（RIE）和物理气相沉积（PECVD）等。
7.金属导线：CMOS芯片中，晶体管和其他电器元件通过金属导线进行连接。
金属导线的制作常采用金属蒸镀等工艺，将金属材料沉积在芯片表面，并通过光刻和蚀刻等步骤，形成所需的导线结构。
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1.1 Metal 1Step Thickness/Material Conditions Method/Tool Remark1.1.1 W deposition 500 nm Fill contact + interconnect 1.1.2 TiN deposition 20 nm Anti-reflective coating DUVStep Thickness/Material Conditions Method/Tool Remark1.1.3 Surface oxidation1.1.4 Photo metal 1 DUVTi/TiN layer1.1.5 Etch metal 1 Including 1.1.6 Strip metal 11.2 Parametric test M1Step Thickness/Material Conditions Method/Tool Remark 1.2.1 Alloy PCM M11.2.2 Keithley test PCM M11.3 M1 planarizationStep Thickness/Material Conditions Method/Tool Remark 1.3.1 SACVD / TEOS deposition 0.45 + 2.0 µmStep Thickness/Material Conditions Method/Tool Remark1.3.2 CMP 0.95 µm oxide on metal after CMP 1.3.3 Scrub1.3.4 Oxide etch1.4 Via 1Step Thickness/Material Conditions Method/Tool Remark1.4.1 Photo via 1 DUV1.4.2 Etch via 11.4.3 Strip via 11.4.4 TiN deposition 60 nm Including 6 nm sputter etch 1.4.5 W deposition 500 nmStep Thickness/Material Conditions Method/Tool Remark1.4.6 CMP-W Including TiN layer1.5 Metal 2Step Thickness/Material Conditions Method/Tool Remark1.5.1 Ti deposition 7.5 nm Including 12 nm sputter etch 1.5.2 AlCu deposition 580 nm1.5.3 TiN deposition 20 nm ARC DUVStep Thickness/Material Conditions Method/Tool Remark1.5.4 Photo clear marker M2 I-line1.5.5 Etch clear marker M21.5.6 Strip clear marker M21.5.7 Surface oxidation1.5.8 Photo metal 2 DUV1.5.9 Etch metal 2 Including TiN layer 1.5.10 Strip metal 21.6 M2 planarizationStep Thickness/Material Conditions Method/Tool Remark1.6.1 SACVD / TEOS deposition 0.45 +2.0 µm1.6.2 CMP 0.95 µm oxide on metal after CMP 1.6.3 Scrub1.6.4 Oxide etch1.7 Via 2Step Thickness/Material Conditions Method/Tool Remark1.7.1 Photo via 2 DUV1.7.2 Etch via 21.7.3 Strip via 21.7.4 Ti deposition 40 nm Including 18 nm sputter etch1.7.5 TiN deposition 100 nm1.7.6 W deposition 500 nmTi/TiN layer1.7.7 CMP-W Including1.8 Metal 3Step Thickness/Material Conditions Method/Tool Remark1.8.1 Ti deposition 7.5 nm Including 12 nm sputter etch 1.8.2 AlCu deposition 580 nm1.8.3 TiN deposition 20 nm ARC DUVStep Thickness/Material Conditions Method/Tool Remark1.8.4 Photo clear marker M3 I-line1.8.5 Etch clear marker M31.8.6 Strip clear marker M31.8.7 Surface oxidation1.8.8 Photo metal 3 DUV1.8.9 Etch metal 3 Including TiN layer 1.8.10 Strip metal 31.9 M3 planarizationStep Thickness/Material Conditions Method/Tool Remark1.9.1 SACVD / TEOS deposition 0.45 +2.0 µm1.9.2 CMP 0.95 µm oxide on metal after CMP 1.9.3 Scrub1.9.4 Oxide etch1.10 Via 3Step Thickness/Material Conditions Method/Tool Remark1.10.1 Photo via 3 DUV1.10.2 Etch via 31.10.3 Strip via 31.10.4 Ti deposition 40 nm Including 18 nm sputter etch1.10.5 TiN deposition 100 nm1.10.6 W deposition 500 nmTi/TiN layer1.10.7 CMP-W Including1.11 Metal 4Step Thickness/Material Conditions Method/Tool Remark1.11.1 Ti deposition 7.5 nm Including 12 nm sputter etch 1.11.2 AlCu deposition 580 nm1.11.3 TiN deposition 20 ARC DUVStep Thickness/Material Conditions Method/Tool Remark1.11.4 Photo clear marker M4 I-line1.11.5 Etch clear marker M41.11.6 Strip clear marker M41.11.7 Surface oxidation1.11.8 Photo metal 4 DUV1.11.9 Etch metal 4 Including TiN layer 1.11.10 Strip metal 41.12 M4 planarizationStep Thickness/Material Conditions Method/Tool Remark1.12.1 SACVD / TEOS deposition 0.45 + 2.0 µm1.12.2 CMP 0.95 µm oxide on metal after CMP 1.12.3 Scrub1.12.4 Oxide etch1.13 Via 4Step Thickness/Material Conditions Method/Tool Remark1.13.1 Photo via 4 DUV1.13.2 Etch via 41.13.3 Strip via 41.13.4 Ti deposition 40 nm Including 18 nm sputter etch1.13.5 TiN deposition 100 nm1.13.6 W deposition 500 nmTi/TiN layer1.13.7 CMP-W Including1.14 Metal 5Step Thickness/Material Conditions Method/Tool Remark1.14.1 Ti deposition 7.5 nm Including 12 nm sputter etch 1.14.2 AlCu deposition 880 nm1.14.3 TiN deposition 30 nm Anti-reflective coating I-line Step Thickness/Material Conditions Method/Tool Remark1.14.4 Photo clear marker M5 I-line1.14.5 Etch clear marker M51.14.6 Strip clear marker M51.14.7 Surface oxidation1.14.8 Photo metal 5 I-line1.14.9 Etch metal 5 Including TiN layer 1.14.10 Strip metal 51.15M5 planarizationStep Thickness/Material Conditions Method/Tool Remark1.15.1 SACVD / TEOS deposition 0.70 +2.0 µm1.15.2 CMP 0.95 µm oxide on metal after CMP 1.15.3 Scrub1.15.4 Oxide etch1.16 Via 5Step Thickness/Material Conditions Method/Tool Remark1.16.1 Photo via 5 DUV1.16.2 Etch via 51.16.3 Strip via 51.16.4 Ti/TiN deposition 40 + 100 nm Including 18 nm sputter etch1.16.5 W deposition 500 nmTi/TiN layer1.16.6 CMP-W Including1.17 Metal 6Step Thickness/Material Conditions Method/Tool Remark1.17.1 Ti deposition 7.5 nm Including 12 nm sputter etch 1.17.2 AlCu deposition 880 nm1.17.3 TiN deposition 30 nm ARC I-lineStep Thickness/Material Conditions Method/Tool Remark1.17.4 Photo clear marker M6 I-line1.17.5 Etch clear marker M61.17.6 Strip clear marker M61.17.7 Surface oxidation1.17.8 Photo metal 6 I-line1.17.9 Etch metal 6 Including TiN layer 1.17.10 Strip metal 62. Passivation2.1 Nitride openingStep Thickness/Material Conditions Method/Tool Remark 2.1.1 PSG deposition 500nm2.1.2 Nitride deposition 600nm2.1.3 Photo nitride I-line2.1.4 Etch pad2.1.5 Strip pad2.2 Final alloyStep Thickness/Material Conditions Method/Tool Remark 2.2.1 Alloy 450°C, N2/H22.2.2 Keithley testPart CList of abbreviationsα-Si AmorphousSiliconPuchThroughAPT AntiBPSG Boro Phospho Silicate GlassCGE Control gate etchCMP Chemical Mechanical PolishingUVDUV DeeplayerEpi EpitaxialHDP High Density PlasmaLDD Lightly Doped DrainMTP Multiple times programmableNitride Silicon nitride (Si3N4)siliconPoly PolygatePSF FloatingPSG Phospho Silicate GlassPTEOS PlasmaTEOSrecipeRCA CleaningAnnealThermalRTA RapidOxidationThermalRTO RapidProcessingThermalRTP RapidS/D Source/DrainoxideSacox SacrificialChemical Vapor Deposition SACVD SubAtmosphericprotectionSiProt SiliconTrenchIsolation STI ShallowTEOS Tetra Ethyl Ortho SilicatevoltageVt Threshold。