计算机组成原理第三章习题答案
计算机组成原理第三章课后习题参考答案
第三章（P101）1．(1)M 4832*220= 字节 (2)片84*28*51232*1024==K K(3)1位地址作芯片选择2. (1)个内存条4264*264*222426==(2)328*264*22242=每个内存条内共有32个DRAM 芯片 (3)4*32 = 128个主存共需要128个DRAM 芯片，CPU 通过由高位地址选择各内存条。
3. (1)首先计算所需芯片数目：168*232*21416=片 芯片容量为16K ，所以芯片内部寻址需14位；四个芯片组成一组形成32个位线，共需4组，需2位地址进行组间寻址； 其中使用一片2：4译码器；所以所以采用位并联与地址串联相结合的方法来组成整个存储器，其组成逻辑图如图所示，(2)根据已知条件，CPU 在1us 内至少访存一次，而整个存储器的平均读/写周期为0.5us ，如果采用集中刷新，有64us 的死时间，肯定不行 如果采用分散刷新，则每1us 只能访存一次，也不行 所以采用异步式刷新方式。
假定16K*8位的DRAM 芯片用128*128矩阵存储元构成，刷新时只对128行进行异步方式刷新，则刷新间隔为2ms/128 = 15.5us ，可取刷新信号周期15us 。
刷新一遍所用时间＝15us ×128＝1.92ms4. (1)片328*12832*1024 K K ，共分8组，每组4片；地址线共20位，其中组间寻址需3位，组内17位； (2)(3)如果选择一个行地址进行刷新，刷新地址为A 0-A 8，因此这一行上的2048个存储元同时进行刷新，即在8ms 内进行512个周期（即512行）。
采用异步刷新方式，刷新信号周期为：8ms/512 = 15.5us 。
注：存储器由128K*8位的芯片构成，分8组，每组4片，组内芯片并行工作，需17条地址线进行寻址，其中X 行线为9根，Y 位线为8根，29=512行。
5. 用256K*16位的SRAM 芯片设计1024K*32的存储器，需进行字位同时扩展方式继续拧设计，所需芯片数目:片816*25632*1024 K K ，设计的存储器容量为1M ，字长为32，故需20位地址（A0~A19）；所用芯片存储容量为256K ，字长为16位，故片内寻址需18位（A0~A17）。
计算机组成原理 第3章 习题参考答案
计算机组成原理第3章习题参考答案1. （1）B （2）D （3）B （4）C （5）D （6）C （7）A （8）B2. 解：（1）0.00111 （2）0.11001 （3）-0.101003. 解：[X+Y]变补 = （312022）8[X-Y]变补= （110000）8 溢出（两符号位01）4. 解：（运算过程请参考书中例题）（1）1，101011000010（2）0，000011010010（3）1，000011010010（4）0，0110001110015. 解：（运算过程请参考书中例题）（1）[X/Y]原=1，11000；余=0.10101*2-5=1，11010；余=0.11010*2-5（2）[X/Y]原=1，10000；余=0.01011*2-5（3）[X/Y]原（4）溢出6. 答：原码一位乘法运算过程中，每一步相加的和有可能往前有进位，所以部分积的符号位用一位，以保留往前的进位，然后再进行右移操作；原码两位乘法中的运算过程使用了补码运算，由于有乘2运算，也就是往左移操作，每一步相加的和有可能往前有进位，且有可能影响两个符号位，所以部分积的符号位要三位，以保留往前的进位，然后进行右移操作时可以根据最高符号位确定往右补的编码。
7. 答：运算器的基本结构应包括以下几个部分：(1) 能实现算术和逻辑运算功能的部件ALU；(2) 存放待加工的信息或加工后的结果信息的通用寄存器组；(3) 按操作要求控制数据输入的部件：多路开关或数据锁存器；(4) 按操作要求控制数据输出的部件：输出移位和多路开关；(5) 计算器与其它部件进行信息传送的总线以及总线接收器与发送器；总线接收器与发送器通常是由三态门构成的。
8. 答：浮点加减运算的运算步骤包括：对阶、求和、规格化、舍入、溢出判断。
规则及示例请见书中“浮点加减法运算”一节。
9. 解：原码加减交替法的规则是：当余数为正时，商上1，余数左移一位，减除数绝对值得新余数；当余数为负时，商上0，余数左移一位，加除数绝对值得新余数。
计算机组成原理第三章运算方法与运算器(含答案)
第三章运算方法与运算器3.1定点数运算及溢出检测随堂测验1、定点运算器可直接进行的运算是（) (单选)A、十进制数加法运算B、定点数运算C、浮点数运算D、定点数和浮点数运算2、设计计算机字长为8位，两个十进制数X = -97 ，Y = 63, [x]补- [y]补的结果为（）（单选）A、01100000B、11011110C、负溢出D、正溢出3、下列关于定点运算溢出的描述中，正确的是( ) （多选）A、补码数据表时，同号数相加可能发生溢出B、补码数据表时，异号数相减可能发生溢出C、参加运算的两个数，当作为有符号数和无符号数进行加法运算时，不可能两者都溢出D、溢出检测既可用硬件实现，也可用软件实现4、设Ｘ为被加（减）数，Ｙ为加（减）数，Ｓ为运算结果，均采用补码数据表示，下列关于溢出电路设计的描述中，正确的是（）（多选）A、采用单符号位时，直接用Ｘ、Ｙ和Ｓ的符号位就可设计溢出监测电路B、采用双符号位时，可直接用Ｓ的双符号位设计溢出检测电路C、采用单符号位时，可直接用Ｘ、Ｙ最高有效数据位运算后的进位位和Ｓ的进位设计溢出监测电路D、对无符号数的加／减运算，可利用运算器的进位信号设计溢出检测电路3.2 定点数补码加、减运算器设计随堂测验1、如图所示为基于FA的运算器：为了利用一位全加器FA并配合使用控制信号P，当P= 0/1时实现A、B两个数的加法/减法运算，图中空白方框处电路的逻辑功能应该是（）（单选）A、与门B、或门C、异或门D、非门2、如图所示为带溢出检测功能的运算器该电路完成的溢出检测功能是（）（多选）A、带符号数的加法溢出检测B、带符号数的加法溢出检测C、无符号数的加法溢出检测D、无符号数减法的溢出检测3、下列关于并行进位的描述中，正确的是（）（多选）A、并行进位可以提高运算速度B、并行进位模式下，各进位位采用不同电路各自产生，相互间不再有依存关系C、采用先行进位部件和ALU模块可构建长度可变的并行进位运算器D、并行进位只对加法有效，而对减法无效4、四位并行ALU中有两个特殊的输出端，分别是：G =A3B3+(A3+B3)(A2B2+(A2+B2)(A1B 1+ (A1+B1) A 0B0)) 为进位产生函数，P=(B3+A3) (B2+A2)( A1+B1 ) (A0+B0)为进位传递函数下列关于P、G的描述中，正确的是（）（多选）A、设计P和G的目的是为了构建位数更长的并行ALUB、P和G对算术运算和逻辑运算都有意义C、P的作用是将本片ALU的最低进位输入位传递到本片ALU的最高进位输出端D、G的作用是根据参与运算的两个数据产生本片ALU的最高进位输出3.3 原码一位乘法随堂测验1、设计算机字长为8位，X = - 19，对该分别执行算术左移和逻辑左移一位后的结果分别为（）（单选）A、11011010 ，11011010B、11110010 ，11110010C、11011000 ，11011000D、11110000 ，111100002、设计算机字长为8位，X = - 19，对该分别执行算术右移和逻辑右移一位后的结果分别为（）（单选）A、11111001，11111001B、11111001，01111001C、11110110，01110110D、11110110，111101103、关于原码一位乘法的下列描述中，正确的是（）（多选）A、数据取绝对值参加运算B、符号位单独处理C、乘法执行过程中的所有移位都是算术移位D、最后的结果由部分积寄存器和乘数寄存器共同保存4、计算机字长为n位, 下列关于原码一位乘法操作过程的描述中，正确的是（) （多选）A、乘法过程中共执行n 次算术右移和n 次加法运算B、乘法过程中共执行n -1次算术右移和n-1 次加法运算C、乘法过程中，部分积加0 还是加x的绝对值，取决于此时的YnD、乘法过程中右移部分积是为了使部分积与下次的加数按位对齐3.4 补码一位乘法随堂测验1、16位补码0X 8FA0扩展为32位的结果是（) （单选）A、0X 0000 8FA0B、0X FFFF 8FA0C、0X FFFF FFA0D、0X8000 8FA02、计算机字长为n位, 下列关于补码一位乘法操作过程的描述中，正确的是（) （多选）A、乘法过程中共执行n 次加法和n-1 部分积右移B、乘法过程中共执行n -1次算术右移和n-1 次加法运算C、乘法过程中，部分积加0 、[x]补还是[-x]补，取决于此时的Yn+1 与Yn的差D、乘法过程中右移部分积的目的是为了使部分积与下次的加数对齐3、关于补码码一位乘法的下列描述中，正确的是（）（多选）A、符号位和数据位一起参加运算B、运算开始前，需要在乘数寄存器Y后面补上Yn+1且其初值为0C、乘法执行过程中的对部分积的移位是算术右移D、最后的结果由部分积寄存器和乘数寄存器共同保存3.5 乘法运算器设计随堂测验1、下图为原码一位乘法器原理图正确的是（）（单选）A、A: 部分积寄存器B:乘数寄存器C: |X| D: YnB、A: 部分积寄存器B:乘数寄存器C: |X| D: Yn+1C、A: 被乘数寄存器B:乘数寄存器C: |X| D: YnD、A: 被乘数寄存器B:乘数寄存器C: |X| D: Yn+12、下图为补码一位乘法原理图正确的是（) （单选）。
白中英计算机组成原理第三章答案
主存16MB
Cache块号需要14位
主存地址为24位 主存标记位有24－14－2 = 8位
顺序存储器和交叉存储器连续读出m=8个字的数据信息量为： q = 8×64 = 512位 顺序存储器所需要的时间为 t1 = m×T =8×100ns =800ns =8×10-7s 故顺序存储器的带宽为 W1= q/t1 = 512/(8×10-7) = 64×107[bit/s] 交叉存储器所需要的时间为 t2 = T+ (m-1)×τ= 100ns + (8-1)×50ns = 450ns =4.5×10-7s 故交叉存储器的带宽为 W1= q/t2 = 512/(4.5×10-7) = 113.8×107[bit/s]
9、CPU执行一段程序时，cache完成存取的次数为2420 次，主存完成存取的次数为80次， 已知cache存储周期为40ns，主存存储周期为240ns， 求cache/主存系统的效率和平均访问时间。
命中率 h = Nc/(Nc+Nm) = 2420/(2420+80) = 0.968
主存与Cache的速度倍率
第3章 内部存储器
1、设有一个具有20位地址和32位字长 的存储器，问：
①该存储器能存储多少字节的信息？
32 2 * 4M字节 = 220×32 bit 8 ②如果存储器有512K×8位SRAM芯片组成，需要多少片?
20
存储容量 = 存储单元个数×每单元字节数
需要做存储芯片的字位扩展；
位扩展：4片512K×8位芯片构成512K×32位的存储组； 字扩展：2组512K×32位存储组构成1M×32位的存储器；
15、假设主存容量16M×32位，Cache容量 64K×32位，主存与Cache之间以每块4×32位大 小传送数据，请确定直接映射方式的有关参数，并 画出主存地址格式。
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第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问(1) 该存储器能存储多少字节的信息？(2) 如果存储器由512K ×8位SRAM 芯片组成，需要多少片？(3) 需要多少位地址作芯片选择？解：(1) 该存储器能存储：字节4M 832220=⨯(2) 需要片8823228512322192020=⨯⨯=⨯⨯K (3) 用512K ⨯8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4M ×8位的DRAM 芯片组成该机所允许的最大主存空间，并选用内存条结构形式，问；(1) 若每个内存条为16M ×64位，共需几个内存条?(2) 每个内存条内共有多少DRAM 芯片?(3) 主存共需多少DRAM 芯片? CPU 如何选择各内存条?解：(1) 共需内存条条4641664226=⨯⨯M (2) 每个内存条内共有个芯片32846416=⨯⨯M M (3) 主存共需多少个RAM 芯片， 共有4个内存条，1288464648464226=⨯⨯=⨯⨯M M M 故CPU 选择内存条用最高两位地址A 24和A 25通过2：4译码器实现；其余的24根地址线用于内存条内部单元的选择。
3、用16K ×8位的DRAM 芯片构成64K ×32位存储器，要求：(1) 画出该存储器的组成逻辑框图。
(2) 设存储器读/写周期为0.5μS ，CPU 在1μS 内至少要访问一次。
试问采用哪种刷新方式比较合理?两次刷新的最大时间间隔是多少?对全部存储单元刷新一遍所需的实际刷新时间是多少?解：(1) 用16K ×8位的DRAM 芯片构成64K ×32位存储器，需要用个芯片，其中每4片为一组构成16K ×32位——进行字长位16448163264=⨯=⨯⨯K K数扩展(一组内的4个芯片只有数据信号线不互连——分别接D0~D 7、D 8~D 15、D 16~D 23和D 24~D 31，其余同名引脚互连)，需要低14位地址(A 0~A 13)作为模块内各个芯片的内部单元地址——分成行、列地址两次由A 0~A 6引脚输入；然后再由4组进行存储器容量扩展，用高两位地址A 14、A 15通过2：4译码器实现4组中选择一组。
计算机组成原理第3章习题参考答案
第3章习题参考答案1、设有一个具有20位地址和32位字长的存储器，问 (1) 该存储器能存储多少字节的信息？(2) 如果存储器由512KX8位SRAM 芯片组成，需要多少片？ (3) 需要多少位地址作芯片选择？ 解：(1) 该存储器能存储：220 x —= 4M 字节8(3)用512Kx8位的芯片构成字长为32位的存储器，则需要每4片为一组进行字 长的位数扩展，然后再由2组进行存储器容量的扩展。
所以只需一位最高位地址 进行芯片选择。
2、已知某64位机主存采用半导体存储器，其地址码为26位，若使用4MX8位 的DRAM 芯片组成该机所允许的最大主存空间，并选用存条结构形式，问； (1) 若每个存条为16MX64位，共需几个存条？ (2) 每个存条共有多少DRAM 芯片？(3) 主存共需多少DRAM 芯片？ CPU 如何选择各存条？ 解：226x64(1) 共需4条存条16M x64(2) 每个存条共有16；V/- 64 =32个芯片4Mx8⑶ 主存共需多少=128个RAM 芯片，共有4个存条，故CPU 4M x 8 4M x 8 选择存条用最高两位地址临和他5通过2： 4译码器实现；其余的24根地址线用 于存条部单元的选择。
3、用16KX8位的DRAM 芯片构成64KX32位存储器，要求： (1)画出该存储器的组成逻辑框图。
⑵ 设存储器读/写周期为0.5uS, CPL •在luS 至少要访问一次。
试问采用哪种 刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍 所需的实际刷新时间是多少？ 解：(1)用16KX8位的DRAM 芯片构成64KX32位存储器，需要用64/Cx32 = 4x4 = 16 16K x8 个芯片，其中每4片为一组构成16KX32位一一进行字长位数扩展(一组的4个芯片 只有数据信号线不互连——分别接D 。
〜DM 叭D®〜仏和加〜皿其余同名引脚220 x 32 需要冷22O X 322I9X 8=8片互连)，需要低14位地址(A°〜AQ 作为模块各个芯片的部单元地址一一分成行、列 地址两次由A 。
计算机组成原理唐朔飞第3章部分答案
第三章系统总线3.1 什么是总线? 总线传输有何特点? 为了减轻总线的负载, 总线上的部件都应具备什么特点?答：总线：总线是连接多个部件的信息传输线，是各部件共享的传输介质。
特点：某一时刻，只允许有一个部件向总线发送信息，而多个部件可以同时从总线上接受相同的信息。
部件特点：总线上的部件应通过三态驱动缓冲电路与总线连接。
3.2 总线如何分类? 什么是系统总线? 系统总线又分为几类，它们各有何作用，是单向的，还是双向的，它们与机器字长、存储字长、存储单元有何关系?答：分类：按数据传送方式可分为并行传输总线和串行传输总线。
按使用范围可分为计算机总线、测控总线、网络通信总线等。
按连接方式可分为片内总线、系统总线、通信总线。
系统总线：指CPU、主存、I/O设备各大部件之间的信息传输线。
系统总线分类：数据总线、地址总线、控制总线数据总线：用来传输各功能部件之间的数据信息，双向传输，其位数与机器字长、存储字长有关，一般为8位、16位或32位。
地址总线：用来指出数据总线上的数据源或目的数据在主存单元的地址或I/O设备的地址。
单向传输。
地址线的位数与存储单元的个数有关。
控制总线：用来发出各种控制信号的传输线。
单向传输。
与机器字长、存储字长、存储单元无关。
3.3常用的总线结构有几种？不同的总线结构对计算机的性能有什么影响？举例说明答：常用的总线结构：单总线结构、双总线结构、三总线结构、四总线结构。
单总线结构：将CPU、主存、I/O设备都挂在一组总线上。
结构简单，便于扩充，但所有传送都通过这组共享总线，极易形成计算机系统的瓶颈。
双总线结构：将速度较低的I/O设备从单总线上分离出来，形成主存总线与I/O 总线分开的结构。
CPU将一部分功能下放给通道，使其对I/O设备具有统一管理的功能三总线结构：主存总线用于CPU与主存之间的传输，I/O总线供CPU与各类I/O 设备之间传递信息，DMA总线用于高速I/O设备与主存之间直接交换信息。
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参考答案(笫三章)1、(1) 220X(32/8) = 4 MB(2)位扩展:32 b/8 b = 4(片) 字扩展：220/512k = 2 (模块) 故需要4x2二8片(3)两个模块需2个片选信号，故需1位地址经地址译码后进行两个模块的片选。
2、(1)每个模块板的容量为1024k,每个字为64位而存储器的容量为226X 64位，故需226/ 1024k = 64个模块板。
(2)每个模块中采用字位扩展方式，需(1024k / 256k) x(64b/16b)=16 片256k x 16b 的DRAM。
(3)主存共需16x64= 1024 片256k x 16b 的DRAM。
CPU发出的26位地址中，高6位进行地址译码后进行64 个模块板的片选，低20位地址作为模块内的字地址选择其中的某个字。
(2)、根据已知条件，CPU 在lus 内至少访存一次，而整个存储器的 平均读/写周期为0.5us,如果采用集中刷新，有64us 的死时间，肯定 不行；如果采用分散刷新，则每lus 只能访存一次，也不行；所以采 用异步式刷新方式。
假设16K*1位的DRAM 芯片用128*128矩阵存储元构成，刷新 时只对128行进行异步方式刷新，则刷新间隔为2ms/128=15.6us,可 取刷新信号周期15uso刷新一遍所用时间=15us *128 = 1.92ms4、(1) (1024 k/128 k)x(32/8) = 32 片A14地址怎译码cs16Kx8bCPUDo~D3i(3)如果选择一个行地址进行刷新，刷新地址为A 。
〜A 8,因此这一 行上的2048个存储元同时进行刷新，即在8ms 内进行512个周期。
刷新方式可釆用：在8ms 中进行512次刷新操作的集中式刷新方式, 或按8ms/512=15.5us 刷新一次的异步刷新方式。
6、(1) 每次从ROM 中读出的数据为16位，因此数据寄存器为16位 (2) CPU 发出的地址位数为17位(128K=217), 17地址中高2位经 过地址译码进行4个存储模块的片选，低15位打入ROM 的地址驱 动电路，CPUcscsAn 地址CS 16Kx8b 模块8128Kx8b 模块116Kx8b 模块7故地址寄存器需17位。
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内容 100002 046710 054304 100000 102543 100001 063215 077710 100005
(3)170710Q 因为指令的最高位为1，故 指令为间接寻址。 (00010)=100005，最高位 仍为1，继续间接寻址。 (00005)=100001，最高位 仍为1，继续间接寻址。 (00001)=046710，其最高 位为0，表示已找到有效地址， EA=46710Q。
(4) 012305Q 因为指令的最高位为0，故 为直接寻址，EA=A。 指令中的形式地址为05Q ，因主存容量为215个单元，地 址主存共15位，所以 EA=00005Q。
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3-14 假定某机的指令格式如下：
11 10 9
＠
OP
I1 I2 Z/C
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计算机组成原理
(2) 2433Q 将用八进制书写的指令变换成二进制。 2 4 3 3 010 100 011 011 因为Bit8(I1)=1，故为变址寄存器1寻址。 EA=(I1)+A=1111Q+33Q=1144Q
001 001 001 001 + 011 011 001 001 100 100
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习题讲评 16位 Z/CZ/C ＠
计算机组成原理
OP 6位
A 10位
(3)若采用页面寻址方式，将增加一位Z/C （零页/现行页）标志，所以指令直接寻址范 围仍为29=0.5K字，指令寻址范围仍为216=64K 字。 (4)采用b、c两种方式结合，将需要＠和 Z/C两个标志位，所以指令直接寻址范围为 28=0.25K字，指令的可寻址范围仍为 216=64K字。
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计算机组成原理
(3)采用页面寻址方式，若只增加一位Z/C （零页/现行页）标志，指令寻址范围为多少 ？指令直接寻址范围为多少？ (4)采用b、c两种方式结合，指令的寻址 范围为多少？指令直接寻址范围为多少？
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计算机组成原理
(4) 1111Q 将用八进制书写的指令变换成二进制。 1 1 1 1 001 001 001 001 因为Bit6(Z/C)=1，故为当前页寻址。 EA=(PC)H∥A=03Q∥11Q=0311Q
000 011 001 001
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计算机组成原理
3-17 设相对寻址的转移指令占两个字节，第 一个字节是操作码，第二个字节是相对位移 量，用补码表示。假设当前转移指令第一字 节所在的地址为2000H，且CPU每取一个字 节便自动完成(PC)+1→PC的操作。试问当 执行JMP*+8和JMP*-9指令（*为相对寻址 特征）时，转移指令第二字节的内容各为多 少？
8
7
6
5
0
A
其中： Bit8=1：变址寄存器I1寻址； Bit7=1：变址寄存器I2寻址； Bit6（零页/现行页寻址）： Z/C=0，表示0页面； Z/C=1，表示现行页面，即指令所在页面
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若主存容量为212个存储单元，分为26个 页面，每个页面有26个字。
最后一个操作码编码 12个非法操作码 最后一个指令的操作码编码
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3-10 某机字长为16位，主存容量为64K字，指 令格式为单字长单地址，共有64条指令。试 说明： (1)若只采用直接寻址方式，指令能访问 多少主存单元？ (2)为扩充指令的寻址范围，可采用直接 /间接寻址方式，若只增加一位直接/间接标 志，指令可寻址范围为多少？指令直接寻址 的范围为多少？
…
…
100 000 XXX YYY 100 111 XXX YYY 101 000 000 XXX
8条二地址指令 180条一地址指令
…
111 110 011 XXX
2008.10
北京理工大学计算机科学技术学院
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计算机组成原理
101～111三个扩展窗口可以扩展出192 条一地址指令。 643=192 现只需要180条一地址指令，故最后12 个操作码编码为非法操作码。 111 111 111 1 100 111 110 011
(1)000000Q 因为指令的最高位为0，故 为直接寻址，EA=A。 指令中的形式地址为00Q ，因主存容量为215个单元，主 存地址共15位，所以 EA=00000Q。
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计算机组成原理
地址 内容 00000 100002 00001 046710 00002 054304 00003 100000 00004 102543 00005 100001 00006 063215 00007 077710 00010 100005
设有关寄存器的内容为：
(PC)=0340Q (I1)=1111Q (I2)=0256Q 试计算下列指令的有效地址。 (1) 1046Q (3) 3215Q (2) 2433Q (4) 1111Q
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(1) 1046Q 将用八进制书写的指令变换成二进制。 1 0 4 6 001 000 100 110 因为四个标志位均为0，故为直接寻址。 EA=A=100110B=46Q 因主存容量为212个存储单元，主存地址 共12位，所以EA=0046Q
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3-3 某机为定长指令字结构，指令长度16 位；每个操作数的地址码长6位，指令 分为无操作数、单操作数和双操作数三 类。若双操作数指令已有K种，无操作 数指令已有L种，问单操作数指令最多 可能有多少种？上述三类指令各自允许 的最大指令条数是多少？
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(4)上述方法是否可用于子程序的递归（ 即某个子程序自己调用自己）？
(5)如果改用堆栈方法，是否可实现d所 提出的问题？
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(1)返回指令通常为零地址指令。返回地址保存 在堆栈中，执行返回指令时自动从堆栈中弹 出。而目前返回地址是保存在子程序的第一 个单元中，故此时返回指令不能再是零地址 指令了，而应当是一地址指令。如 OP ＠ 子程序首地址 间接寻址可找到返回地址，然后无条件 转移到返回的位置。
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无操作数： ( 15×26-1) ×26（假设双操 作数指令仅1条，单操作数指令留出1个扩展 窗口），这样பைடு நூலகம்现比较简单。 如果单操作数指令也仅取1条，则无操 作数指令的数目还可以增多，但实现比较麻 烦。具体的条数： 216 – 212 – 26
其中212 为表示某条二地址指令占用的 编码数，26为表示某条单地址指令占用的编 码数。
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3-13 计算下列四条指令的有效地址（指令长 度为16位）。
(1) 000000Q
(3) 170710Q
(2) 100000Q
(4) 012305Q
假定：上述四条指令均用八进制书写； 指令的最左边是一位间址指示位＠。（＠=0 ，直接寻址；＠=1，间接寻址），且具有多 重间访功能；指令的最右边两位为形式地址 ；主存容量215单元，下表为有关主存单元的 内容（八进制）：
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3-21 在某些计算机中，调用子程序的方法是 这样实现的：转子指令将返回地址存入子程 序的第一个字单元，然后从第二个字单元开 始执行子程序，回答下列问题： (1)为这种方法设计一条从子程序转到主 程序的返回指令。 (2)在这种情况下，怎么在主、子程序间 进行参数的传递？ (3)上述方法是否可用于子程序的嵌套？
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12位 为二、一地址指令 A2 OP OP OP 1 A A3 A12 1 留下了100～111四 个扩展窗口 000 XXX YYY ZZZ 为一地址指令留下 4条三地址指令 011 了101～111三个扩 XXX YYY ZZZ 展窗口
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3-4 设某机为定长指令字结构，指令长度12位 ，每个地址码占3位，试提出一种分配方案 ，使该指令系统包含：4条三地址指令，8条 二地址指令，180条单地址指令。
12位
OP A1 A2 A3
若操作码采用定长编码方法，最多只能 表示8条三地址指令，显然不能满足要求。故 应采用变长编码方法（扩展操作码法）。
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(2)100000Q 因为指令的最高位为1，故 指令为间接寻址。 (00000)=100002，最高位仍 为1，继续间接寻址。 (00002)=054304，其最高位 为0，表示已找到有效地址， EA=54304Q。
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