《计算机组成原理》第三章课后题参考答案

（2）ROM 和 RAM 与 CPU 连接图：
8． 存储器容量为 64M，字长 64 位，模块数 m = 8，分别用顺序方式和交叉方 式进行组织。存储周期 T = 100ns,数据总线宽度为 64 位，总线周期 τ= 50ns。 若连续读出 8 个字，问顺序存储器和交叉存储器的带宽各是多少？
解：信息总量：q=64 位×8=512 位 顺序存储器和交叉存储器读出 8 个字的时间分别是：
则平均访问时间为 ta
ta＝h×tc +(1-h) ×tm =0.968×40＋(1-0.968) ×240＝46.4(ns)
cache/主存系统的效率为 e
e＝tc/ta=40/46.4＝86.2％
10．已知 cache 存储周期 40ns，主存存储周期 200ns，cache/主存系统平均访 问时间为 50ns，求 cache 的命中率是多少？
t2=mT=8×100ns=8×10 (s)
t1=T+ (7-1)* max{ ,T / m} =100+7×50= 4.5×10 (s)
顺序存储器带宽是： W2= q/t2=512÷（8×10 ）=64×10 （位/S） 交叉存储器带宽是： W1=q/t1=512÷（4.5×10 ）=113.8×10 （位/S）
（2）此存储体组成框图
(3)如果选择一个行地址进行刷新，刷新地址为 A0-A8，因此这一行上的 256×8 个存储元同时进行刷新，即在 8ms 内进行 512 个周期。在 8ms 中进行 512 次刷新 操作，按分散刷新方式 8ms/512 = 15.5us 刷新一次。
5. 要求用 256K×16 位 SRAM 芯片设计 1024K×32 位的存储器。SRAM 芯片有两个
解：根据 ta＝h×tc +(1-h) ×tm 得
h=(tm-ta)/ (tm-tc)=(200-50)/(200-40)=0.9375
9． CPU 执行一段程序时, cache 完成存取的次数为 2420 次，主存完成存取的 次数为 80 次，已知 cache 存储周期为 40ns，主存存储周期为 240ns，求 cache/ 主存系统的效率和平均访问时间。
解：先求命中率 h
h=Nc/(Nc +Nm )＝2420÷(2420＋80)＝0.968
解：（1）组成 64K×32 位存储器需存储芯片数为
N=（64K/16K）×（32 位/8 位）=16（片）
每 4 片组成 16K×32 位的存储区，有 A13-A0 作为片内地址，用 A15 A14 经 2：4 译码
器产生片选信号
，逻辑框图如下所示：
（2）根据已知条件，CPU 在 1us 内至少访存一次，而整个存储器的平均读/写周 期为 0.5us，如果采用集中刷新，有 64us 的死时间，肯定不行； 所以采用分散式刷新方式： 设 16K×8 位存储芯片的阵列结构为 128 行×128 列，按行刷新，刷新周期 T=2ms， 则分散式刷新的间隔时间为： t=2ms/128=15.6( s) 取存储周期的整数倍 15.5 s(0.5 的整数倍) 则两次刷新的最大时间间隔发生的示意图如下
控制端：当 有效时，该片选中。当 写操作。
=1 时执行读操作，当
=0 时执行
解：所设计的存储器单元数为 1M，字长为 32，故地址长度为 20 位（A19~A0）， 所用芯片存储单元数为 256K，字长为 16 位，故占用的地址长度为 18 位（A17~A0）。 由此可用位并联方式与地址串联方式相结合的方法组成组成整个存储器，共 8 片 RAM 芯片，并使用一片 2：4 译码器。其存储器结构如图所示。
（2）（1024K/512K）×（32/8）= 8（片）
（3） 需要 1 位地址作为芯片选择。
3． 用 16K×8 位的 DRAM 芯片组成 64K×32 位存储器，要求：
(1) 画出该存储器的组成逻辑框图。
(2) 设 DRAM 芯片存储体结构为 128 行，每行为 128×8 个存储元。如单元刷新 间隔不超过 2ms，存储器读/写周期为 0.5μS, CPU 在 1μS 内至少要访问一次。 试问采用哪种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存 储单元刷新一遍所需的实际刷新时间是多少？
可见，两次刷新的最大时间间隔为tMAX
tMAX＝15.5×2－0.5＝30.5 (μS)
对全部存储单元刷新一遍所需时间为t R
t R＝0.5×128=64 (μS)
4．有一个 1024K×32 位的存储器，由 128K×8 位 DRAM 芯片构成。问： (1) 总共需要多少 DRAM 芯片？ (2) 设计此存储体组成框图。 (3) 设 DRAM 芯片存储体结构为 512 行，每行为 256×8 个存储元。采用分散 式刷新方式，如单元刷新间隔不超过 8ms，则刷新信号周期是多少？ 解：（1）总共需要 DRAM 芯片数为： N=（1024K/128K）×（32 位/8 位）=32（片）
(访存)，要求：
（1） 画出地址译码方案。
（2） 将 ROM 与 RAM 同 CPU 连接。
解：（1）依题意，主存地址空间分布如下图所示，ROM 区 16K×16 位；10 片的 8K×8 位 RAM 片组成 40K×16 位的 RAM 区。ROM 需 14 位片内地址，而 RAM 需 13 位片内地址，故可用 A15-A13 三位高地址经译码产生片选信号,方案如下:
7．某机器中，已知配有一个地址空间为 0000H-3FFFH 的 ROM 区域。现在再用一 个 RAM 芯片(8K×8)形成 40K×16 位的 RAM 区域，起始地址为 6000H,假定 RAM 芯
片有 和 信号控制端。CPU 的地址总线为 A15-A0，数据总线为 D15-D0，控制
信号为 R/ (读/写)，
第三章课后习题参考答案
1． 有一个具有 20 位地址和 32 位字长的存储器，问：
（1） 该存储器能存储多少个字节的信息？
（2） 如果存储器由 512K×8 位 SRAM 芯片组成，需要0= 1M， ∴ 该存储器能存储的信息为：1M×32/8=4MB