模拟集成电路的设计流程PPT课件
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CMOS 模拟集成电路课件完整
反偏电压将使耗尽区变宽，从而降低了有效沟道深度。因此，需 要施加更大的栅极电压以弥补沟道深度的降低，VSB偏压会影响 MOSFET的有效阈值电压VTH。随着VSB反偏电压的增加导致VTH的增 加，这种效应称为“体效应”。这种效应也称为“衬底偏置效应” 或“背栅效应”。
VTHN VTHN0
2qsi Na Cox
VGS 1 0 1.0 VDS 2 0 5
.op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe
*model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7
.end
Systems
Ch13 开关电容电路
Ch14 DAC/ADC
complex Ch10 运算放大器 Ch7 频率响应
Ch11 稳定性和频 率补偿
Ch8 噪声
Ch12 比较器 Ch9 反馈
Ch3 电流源电流镜 simple Ch4 基准源 Circuits
Devices
Ch5 单级放大器 ch2 MOS器件
*Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u
VGS 1 0 1.0 VDS 2 0 5
设计
属性/规范
系统/电路1
系统/电路2 系统/电路3
……
一般产品描述、想法 系统规范要求的定义
系统设计 电路模块规范定义
电路实现 电路仿真
否
是否满足系统规范
是 物理（版图）设计
物理（版图）验证
寄生参数提取及后仿真
否
是否满足系统规范
VTHN VTHN0
2qsi Na Cox
VGS 1 0 1.0 VDS 2 0 5
.op .dc vds 0 5 .2 Vgs 1 3 0.5 .plot dc -I(vds) .probe
*model .MODEL MNMOS NMOS VTO=0.7 KP=110U +LAMBDA=0.04 GAMMA=0.4 PHI=0.7
.end
Systems
Ch13 开关电容电路
Ch14 DAC/ADC
complex Ch10 运算放大器 Ch7 频率响应
Ch11 稳定性和频 率补偿
Ch8 噪声
Ch12 比较器 Ch9 反馈
Ch3 电流源电流镜 simple Ch4 基准源 Circuits
Devices
Ch5 单级放大器 ch2 MOS器件
*Output Characteristics for NMOS M1 2 1 0 0 MNMOS w=5u l=1.0u
VGS 1 0 1.0 VDS 2 0 5
设计
属性/规范
系统/电路1
系统/电路2 系统/电路3
……
一般产品描述、想法 系统规范要求的定义
系统设计 电路模块规范定义
电路实现 电路仿真
否
是否满足系统规范
是 物理（版图）设计
物理（版图）验证
寄生参数提取及后仿真
否
是否满足系统规范
《模拟集成电路基础》PPT课件
h
20
P
N
V
PN结的接触电位
(二)PN结的接触电位：
(1).内电场的建立，使PN结 中产生电位差。从而形成接 触电位V(又称为位垒)。
(2).接触电位 V决定于材 料及掺杂浓度：
硅： V=0.7 锗： V=0.2 (3).其电位差用 表示
h
21
（三）PN结的单向导电性
U
I
P
N
扩散
Q(V-U)
1.PN结加正向电压时：
第四节 二极管的应用
h
8
第一节 半导体基础知识
一1.、什半么导是体导的体特、性绝：缘体导、电半导率量导电1级0体率-2，2：为-如110：0-154s金.sc.、mc-m1-1
(1).导体：导电性能良好导量的电级物率，质为银如。1、：0-铜橡9-、胶10铝、2 s。云.c母m-、1 (2).绝缘体：几乎不导电量砷塑的级化料物，镓等质如等。。：。硅、锗、 (3).半导体：导电能力介于导体和半导体之间。
生载流子的扩散运用动下的定结向果移产动生称空
间电荷区耗尽层为（漂多移子运运动动）。
空穴 P
(2).空间电荷区产生建立了内电场 产生载流子定向运动（漂移运动）
N
•当扩散运动↑内电场↑漂移运
动↑扩散运动↓动态平衡。
(3).扩散运动产生扩散电流；漂移运动 产生漂移电流。
•动态平衡时：扩散电流=漂移电流。 PN结内总电流=0。 PN结的宽度一定 。
1.电子空穴对： 电子和空穴是成对产生的.
h
12
两种载流子——电子和空穴
外电场E 的方向
电子流
2.自由电子——载流子：
自由电子
• 在外电场作用下形成电子流（在 导带内运动），
CMOS模拟集成电路分析与设计 ppt课件
如果栅电压为负，则耗尽层变薄，栅 与衬底间电容增大。
对于大的负偏置，则电容接近于CGC。
PPT课件
24
1.2 MOS管的极间电容(1)
G
S
C1
C2 C4
C3
Cbs
反型层 耗尽层
d
L
d
p型衬底
D
Cbd
PPT课件
25
1.2 MOS管的极间电容(2)
栅与沟道之间的栅氧电容：
C2=WLCox，其中Cox为单位面积栅氧电容εox/tox；
CMOS模拟集成电路分析与设计
主讲教师：吴建辉 Tel：83795677
E-mail：wjh@
PPT课件
1
教材及参考书
教材：
吴建辉编著：“CMOS模拟集成电路分析与设 计”(第二版)，电子工业出版社。
参考书：
Razavi B: Design of analog CMOS integrated circuits
11
1、有源器件
主要内容：
1.1 几何结构与工作原理 1.2 极间电容 1.3 电学特性与主要的二次效应 1.4 低频及高频小信号等效模型 1.5 有源电阻
PPT课件
12
1.1 MOS管几何结构与工作原理(1)
B p+
G
tox
S
D
G D
n+
n+
p+
n阱 p型衬底
(a)
S
B
p+
n+
W
多晶
d p+接触孔
PPT课件
3
模拟电路与模拟集成电路
分立元件音频放大电路
晶体管数 匹配性 电阻值 电容值 寄生效应影响
模拟CMOS集成电路设计课件
医学图像处理、音频处理
PPT学习交流
6
5
2、集成电路工艺
速度高， 功耗大， 集成度低
最早MOS工 艺，速度低
超高速、高频 IC
光电集成器件
主流工艺，集 成度高、功耗 低、速度快、 抗干扰性强
PPT学习交流
7
6
CMOS工艺
B
S
G
D
B
S
G
D
n+
n+
p+
p+
p 型衬底
n 型阱
n 阱CMOS工艺
B
S
G
D
20
沿沟道x点处的电荷密度为： 沟道x点的电势，以源级为参考点
电流为：
载流子为电子，电荷为负，电荷运动方向与电流 方向相反
其中： 得到：
v＝μE μ为载流子的迁移率，E为电场 E＝－dV(x）/dx
PPT学习交流
22
21
在整个沟道长度内积分得：
由于ID沿沟道方向是常数，因此：
电流随VGS的 增大而增加
漏极的反型层消失，出现由耗尽层
构成的夹断区。
➢电子沿沟道从源极向漏极运动，达
到夹断区边缘时，受夹断区强电场
的作用，很快漂移到漏极。 B
➢VDS的变化主要体现在夹断区上，
p+
对沟道长度和沟道内的场强影响不
大，因此可以近似认为沟道电流保
p-
持恒定。
VDS
-+
-+
VGS
G
S
D
n+
n+
夹断区
PPT学习交流
20
19
2、NMOS 管IV特性推导与分析
PPT学习交流
6
5
2、集成电路工艺
速度高， 功耗大， 集成度低
最早MOS工 艺，速度低
超高速、高频 IC
光电集成器件
主流工艺，集 成度高、功耗 低、速度快、 抗干扰性强
PPT学习交流
7
6
CMOS工艺
B
S
G
D
B
S
G
D
n+
n+
p+
p+
p 型衬底
n 型阱
n 阱CMOS工艺
B
S
G
D
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沿沟道x点处的电荷密度为： 沟道x点的电势，以源级为参考点
电流为：
载流子为电子，电荷为负，电荷运动方向与电流 方向相反
其中： 得到：
v＝μE μ为载流子的迁移率，E为电场 E＝－dV(x）/dx
PPT学习交流
22
21
在整个沟道长度内积分得：
由于ID沿沟道方向是常数，因此：
电流随VGS的 增大而增加
漏极的反型层消失，出现由耗尽层
构成的夹断区。
➢电子沿沟道从源极向漏极运动，达
到夹断区边缘时，受夹断区强电场
的作用，很快漂移到漏极。 B
➢VDS的变化主要体现在夹断区上，
p+
对沟道长度和沟道内的场强影响不
大，因此可以近似认为沟道电流保
p-
持恒定。
VDS
-+
-+
VGS
G
S
D
n+
n+
夹断区
PPT学习交流
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19
2、NMOS 管IV特性推导与分析
《模拟集成电路》课件
，以便对设计的电路进行全面的测试和评估。
PART 05
模拟集成电路的制造工艺
REPORTING
半导体材料
硅材料
硅是最常用的半导体材料，具有 稳定的物理和化学性质，成熟的 制造工艺以及低成本等优点。
化合物半导体
如砷化镓、磷化铟等化合物半导 体材料，具有高电子迁移率、宽 禁带等特点，常用于高速、高频 和高温电子器件。
《模拟集成电路》课 件
REPORTING
• 模拟集成电路概述 • 模拟集成电路的基本元件 • 模拟集成电路的分析方法 • 模拟集成电路的设计流程 • 模拟集成电路的制造工艺 • 模拟集成电路的优化与改进
目录
PART 01
模拟集成电路概述
REPORTING
定义与特点
定义
模拟集成电路是指由电阻、电容、电 感、晶体管等电子元件按一定电路拓 扑连接在一起，实现模拟信号处理功 能的集成电路。
围和失真。
信号分析方法
01
02
03
04
频域分析
将时域信号转换为频域信号， 分析信号的频率成分和频谱特
性。
时域分析
研究信号的幅度、相位、频率 和时间变化特性，分析信号的
波形和特征参数。
调制解调分析
研究信号的调制与解调过程， 分析信号的调制特性、解调失
真等。
非线性分析
研究电路的非线性效应，分析 信号的非线性失真和互调失真
音频领域
模拟集成电路在音频领域中主要用于 音频信号的放大、滤波、音效处理等 功能，如音响设备、耳机等产品中的 模拟集成电路。
模拟集成电路的发展趋势
集成度不断提高
随着半导体工艺的不断发展，模 拟集成电路的集成度不断提高， 能够实现更加复杂的模拟信号处
最新模拟集成电路设计流程课件
Session菜单
Schematic Window Save State Load State Options Reset Quit
回到电路图
2021/1/15
保存当前 所设定的 模拟所用 到的各种
参数
加载已 经保存 的状态
共88页
一些显 示选项 的设置
重置
analog artist。 相当于 重新打 开一个 模拟窗
ac（交流分析）是 分析电路性能随着 运行频率变化而变
化的仿真。
既可以对频率进行 扫描也可以在某个 频率下进行对其它
变量的扫描。
2021/1/15
共88页
22
其它有关的菜单项
Outputs/Setup
当然我们需要输出的有时不仅仅是电流、电压，还有一 些更高级的。比如说：带宽、增益等需要计算的值，这时 我们可以在Outputs/setup中设定其名称和表达式。在运行 模拟之后，这些输出将会很直观的显示出来。
2021/1/15
共88页
11
编辑完成的电路图
2021/1/15
共88页
12
一些快捷键
以下是一些常用的快捷键： i 添加元件，即打开添加元件的窗口； [ 缩小两倍； ] 扩大两倍； w 连线（细线）； f 全图显示； p 查看元件属性； m 整体移动（带连接关系）； shift+m 移动（不带连接关系）。
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共88页
13
生成symbol
进入“Virtuoso Schematic Editing： mylib nand2 schematic”窗口。
Design -> Create Cellview->From Cellview
模拟集成电路设计流程(中国科学技术大学)
28
运放小信号仿真示例
电源电压Vdc=1.8V； 交流信号源acm=1 V； 负载电容Cload=5p F； 采用Spectre分析方式，选择交流分析（ac），设置如下：
Sweep Variable： Frequency Sweep Range ：1 Hz~100M Hz 仿真完成后，点击 Result -> Direct Plot -> AC Gain&Phase 查看运放的幅频特性和相频特性
Library
Cell
Schematic Symbol
Layout （View）
Verilog
Library,Cell以及View的关系
1、library(库)的地位相当于文件夹，它用来存放一整个设计 的所有数据，包括子单元（cell）以及子单元（cell）中的 多种视图（view）。新建库时注意选择链接所用工艺pdk 的techfile。
仿真不可能覆盖所有的工艺偏差与温度，所以 需要选取一些典型值去验证
>＝1um Total Width 表示总的沟道宽度 Finger Width 表示一个finger的宽度 Fingers 表示finger的个数 Total width ＝ finger witdth × finger width 设计时 尽量使mos管接近方形，而不是长条形
11/16/2019
口
退出
18
Setup菜单
Setup菜单
Design Simulator/directory/host Temperature Model Library Environment
选择所要 模拟的线
路图
选择模拟使用 的模型一般有
《集成电路设计导论》PPT课件
12
2）积木块法(BB)
又称通用单元设计法。与标准单元不同之处是：第一，它既不要求每个 单元（或称积木块）等高，也不要求等宽。每个单元可根据最合理的情 况单独进行版图设计，因而可获得最佳性能。设计好的单元存入库中备 调用。第二，它没有统一的布线通道，而是根据需要加以分配 。
引脚
ROM
ALU、寄存器等 引
5
半定制方法
半定制的设计方法分为： 门阵列（GA：Gate Array）法； 门海（GS：Sea of Gates）法； 标准单元（SC: Standard Cell）法； 积木块（BB：Building Block Layout）； 可编程逻辑器件（PLD：Programmable Logic Device)设计法。
10
SC法设计流程与门阵列法相似，但有若干基本的不同点：
(1) 在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准单 元法则转换成标准单元库中所具有的标准单元。
(2) 门阵列设计时首先要选定某一种门复杂度的基片，因而门阵列的布局和 布线是在最大的门数目、最大的压焊块数目、布线通道的间距都确定的 前提下进行的。标准单元法则不同，它的单元数、压焊块数取决于具体 设计的要求，而且布线通道的间距是可变的，当布线发生困难时，通道 间距可以随时加大，因而布局和布线是在一种不太受约束的条件下进行 的。
7
Foundry
设计中心
寄存器传输 级行为描述
单元库
布局布线
向 Foundry 提供 网表
行为仿真 综合
逻辑网表 逻辑模拟
掩膜版图
生成 延迟 版图检查 / 网表和参数提取 文 件
/ 网表一致性检查
后仿真 产生测试向量
制版 / 流片 /测试/封装
2）积木块法(BB)
又称通用单元设计法。与标准单元不同之处是：第一，它既不要求每个 单元（或称积木块）等高，也不要求等宽。每个单元可根据最合理的情 况单独进行版图设计，因而可获得最佳性能。设计好的单元存入库中备 调用。第二，它没有统一的布线通道，而是根据需要加以分配 。
引脚
ROM
ALU、寄存器等 引
5
半定制方法
半定制的设计方法分为： 门阵列（GA：Gate Array）法； 门海（GS：Sea of Gates）法； 标准单元（SC: Standard Cell）法； 积木块（BB：Building Block Layout）； 可编程逻辑器件（PLD：Programmable Logic Device)设计法。
10
SC法设计流程与门阵列法相似，但有若干基本的不同点：
(1) 在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准单 元法则转换成标准单元库中所具有的标准单元。
(2) 门阵列设计时首先要选定某一种门复杂度的基片，因而门阵列的布局和 布线是在最大的门数目、最大的压焊块数目、布线通道的间距都确定的 前提下进行的。标准单元法则不同，它的单元数、压焊块数取决于具体 设计的要求，而且布线通道的间距是可变的，当布线发生困难时，通道 间距可以随时加大，因而布局和布线是在一种不太受约束的条件下进行 的。
7
Foundry
设计中心
寄存器传输 级行为描述
单元库
布局布线
向 Foundry 提供 网表
行为仿真 综合
逻辑网表 逻辑模拟
掩膜版图
生成 延迟 版图检查 / 网表和参数提取 文 件
/ 网表一致性检查
后仿真 产生测试向量
制版 / 流片 /测试/封装
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13
Library Path Editor & Technology File Manager
Library Path Editor 可以对本用户的文件 路径进行修改
Technology File Manager基本上都是和 工艺相关的功能和设置。 比较常用的是Edit Layers 可以使用在版图 编辑中，用来修改原始 图层的一些属性。
Open菜单项打开相应的 Open File窗口。
Exit项退出Cadence软件包。
Schematic
Library
Symbol
Cell
Layout （View）
Verilog
11
Library,Cell以及View
1、library(库)的地位相当于文件夹，它用来存放一整个设计 的所有数据，包括子单元（cell）以及子单元（cell）中的 多种视图（view）。新建时注意选择是否链接techfile。
器件 电阻 电容 电感 NMOS PMOS
npn管
Cell 名称 res cap ind
3
高精度电路仿真器
1、Spectre/SpectreRF(cadence) 2、Hspice/HspiceRF(avanti) 3、Ads(Agilent 主要针对RF) 4、eldo(Mentor Graphics) 5、saber(Synopsys)
4
Cadenc软件简介
Cadence 提供了一个大型的EDA 软件包，它包括： ASIC 设计
13.Wire Name
l
14.Pin
p
15.Cmd Options
16.Repeat
17
添加元器件
点击右边工具栏“Instance”或快捷键“I”
基本的元器件， 如NMOS PMOS 电阻 电容 电压源 电流源 等等 都在 analoglib库里。
注意！ View要选择symbol
18
常用analoglib库的元器件
2、Cell（单元）可以是一个简单的单元，像一个与非门， 也可以是比较复杂的单元（由symbol搭建而成）。
3、View则包含多种类型，常用的有schemetic，symbol， layout，extracted，ivpcell等等 ,新建Cellview要注意选择 View的类型。
12
Tools菜单
在Tools菜单下，比较常 用的菜单项有
Library Manager Library Path Editor Technology File
Manager
Library Manager项打开的是库管 理器。在窗口的各部分中，分别 显示的是Library、Category、Cell、 View相应的内容。
16
工具栏介绍
从上至下：
1.Check and Save
2.Save
3.Zoom in by 2 ]
4.Zoom out by 2 [
5.Stretch
s
6.Copy
c
7.Delete
Del
8.Undo
9.Property
q
10.Instance
i
11.Wire（Narrow） w
12.Wire（Wide）
14
Options菜单
Options菜单主要是对 Cadence的一些参数 进行调整和设置，如 快捷键等。一般无需 设置，直接使用默认 值。
15
三、编辑可进行SPECTRE模拟 的单元文件
选择主窗口 File→Open→Open file， 打开相应的Schematic View，即进入了 Composer-Schematic Editing 窗口，如右图 所示。
6
一、进入Cadence软件包
方法一
安装并运行exeed软件， 使用putty软件（缘网下 载），在Host name处填 工作站地址，端口默认， 协议（protocol）选SSH， 如图所示，然后点击 Open。
7
1、键入用户名和密码， 在提示符处键入: source/opt/demo/cds. env(回车) 2、setenv DISPLAY 本机ip:0.0(回车)，再 键入icfb&，出现的主 窗口如图所示:
Hspice/Spectre 介绍
1
模拟集成电路的设计流程
1.交互式电路图输入
2.电路仿真 3.版）
5.寄生参数提取
6.后仿真
7.流片
2
各种仿真器简介
SPICE : 由UC Berkeley 开发。用于非线性 DC分析，非 线性瞬态分析和线性的AC分析。
Hspice: 作为业界标准的电路仿真工具，它自带了许多器 件模型，包括小尺寸的MOSFET和MESFET。Cadence提 供了hspice的基本元件库并提供了与Hspice的全面的接口。
Spectre: 由Cadence开发的电路仿真器，在SPICE的基础 上进行了改进，使得计算的速度更快，收敛性能更好。
8
方法二
1、安装winvnc软件 2、运行putty软件键入 用户名和密码，在提示 符处键入 vncserver命 令申请vnc端口 3、运行winvnc，填入 主机名称：端口号码
9
二、建立可进行SPECTRE模拟 的单元文件
主窗口分为信息窗口 CIW、命令行以及主 菜单。信息窗口会给 出一些系统信息（如 出错信息，程序运行 情况等）。在命令行 中可以输入某些命令。
主菜单包括： 1、File菜单 2、Tools菜单 3、Options菜单
10
File菜单
在File菜单下，主要的菜单 项有New、Open、Exit等
New菜单项的子菜单下有 Library、Cell view两项。 Library项打开New Library窗 口，Cell view项打开Create New File窗口。
全定制IC设计工具Virtuoso Schematic Composer 电路仿真工具Analog Design Environment FPGA 设计 PCB设计
5
Cadence中Spectre的模拟仿真
1、进入Cadence软件包 2、建立可进行SPECTRE模拟的单元文件 3、编辑可进行SPECTRE模拟的单元文件 4、模拟仿真的设置(重点) 5、模拟仿真结果的显示以及处理 6、分模块模拟(建立子模块) 7、运算放大器仿真实例
Library Path Editor & Technology File Manager
Library Path Editor 可以对本用户的文件 路径进行修改
Technology File Manager基本上都是和 工艺相关的功能和设置。 比较常用的是Edit Layers 可以使用在版图 编辑中，用来修改原始 图层的一些属性。
Open菜单项打开相应的 Open File窗口。
Exit项退出Cadence软件包。
Schematic
Library
Symbol
Cell
Layout （View）
Verilog
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Library,Cell以及View
1、library(库)的地位相当于文件夹，它用来存放一整个设计 的所有数据，包括子单元（cell）以及子单元（cell）中的 多种视图（view）。新建时注意选择是否链接techfile。
器件 电阻 电容 电感 NMOS PMOS
npn管
Cell 名称 res cap ind
3
高精度电路仿真器
1、Spectre/SpectreRF(cadence) 2、Hspice/HspiceRF(avanti) 3、Ads(Agilent 主要针对RF) 4、eldo(Mentor Graphics) 5、saber(Synopsys)
4
Cadenc软件简介
Cadence 提供了一个大型的EDA 软件包，它包括： ASIC 设计
13.Wire Name
l
14.Pin
p
15.Cmd Options
16.Repeat
17
添加元器件
点击右边工具栏“Instance”或快捷键“I”
基本的元器件， 如NMOS PMOS 电阻 电容 电压源 电流源 等等 都在 analoglib库里。
注意！ View要选择symbol
18
常用analoglib库的元器件
2、Cell（单元）可以是一个简单的单元，像一个与非门， 也可以是比较复杂的单元（由symbol搭建而成）。
3、View则包含多种类型，常用的有schemetic，symbol， layout，extracted，ivpcell等等 ,新建Cellview要注意选择 View的类型。
12
Tools菜单
在Tools菜单下，比较常 用的菜单项有
Library Manager Library Path Editor Technology File
Manager
Library Manager项打开的是库管 理器。在窗口的各部分中，分别 显示的是Library、Category、Cell、 View相应的内容。
16
工具栏介绍
从上至下：
1.Check and Save
2.Save
3.Zoom in by 2 ]
4.Zoom out by 2 [
5.Stretch
s
6.Copy
c
7.Delete
Del
8.Undo
9.Property
q
10.Instance
i
11.Wire（Narrow） w
12.Wire（Wide）
14
Options菜单
Options菜单主要是对 Cadence的一些参数 进行调整和设置，如 快捷键等。一般无需 设置，直接使用默认 值。
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三、编辑可进行SPECTRE模拟 的单元文件
选择主窗口 File→Open→Open file， 打开相应的Schematic View，即进入了 Composer-Schematic Editing 窗口，如右图 所示。
6
一、进入Cadence软件包
方法一
安装并运行exeed软件， 使用putty软件（缘网下 载），在Host name处填 工作站地址，端口默认， 协议（protocol）选SSH， 如图所示，然后点击 Open。
7
1、键入用户名和密码， 在提示符处键入: source/opt/demo/cds. env(回车) 2、setenv DISPLAY 本机ip:0.0(回车)，再 键入icfb&，出现的主 窗口如图所示:
Hspice/Spectre 介绍
1
模拟集成电路的设计流程
1.交互式电路图输入
2.电路仿真 3.版）
5.寄生参数提取
6.后仿真
7.流片
2
各种仿真器简介
SPICE : 由UC Berkeley 开发。用于非线性 DC分析，非 线性瞬态分析和线性的AC分析。
Hspice: 作为业界标准的电路仿真工具，它自带了许多器 件模型，包括小尺寸的MOSFET和MESFET。Cadence提 供了hspice的基本元件库并提供了与Hspice的全面的接口。
Spectre: 由Cadence开发的电路仿真器，在SPICE的基础 上进行了改进，使得计算的速度更快，收敛性能更好。
8
方法二
1、安装winvnc软件 2、运行putty软件键入 用户名和密码，在提示 符处键入 vncserver命 令申请vnc端口 3、运行winvnc，填入 主机名称：端口号码
9
二、建立可进行SPECTRE模拟 的单元文件
主窗口分为信息窗口 CIW、命令行以及主 菜单。信息窗口会给 出一些系统信息（如 出错信息，程序运行 情况等）。在命令行 中可以输入某些命令。
主菜单包括： 1、File菜单 2、Tools菜单 3、Options菜单
10
File菜单
在File菜单下，主要的菜单 项有New、Open、Exit等
New菜单项的子菜单下有 Library、Cell view两项。 Library项打开New Library窗 口，Cell view项打开Create New File窗口。
全定制IC设计工具Virtuoso Schematic Composer 电路仿真工具Analog Design Environment FPGA 设计 PCB设计
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Cadence中Spectre的模拟仿真
1、进入Cadence软件包 2、建立可进行SPECTRE模拟的单元文件 3、编辑可进行SPECTRE模拟的单元文件 4、模拟仿真的设置(重点) 5、模拟仿真结果的显示以及处理 6、分模块模拟(建立子模块) 7、运算放大器仿真实例