华中科技大学数字逻辑实验
数字逻辑(第二版) 华中科技大学出版社(欧阳星明)版数字逻辑答案第七章
习 题 七1. 用4位二进制并行加法器设计一个实现8421码对9求补的逻辑电路。
解答设8421码为B 8B 4B 2B 1 ，其对9的补数为C 8C 4C 2C 1 ,关系如下：相应逻辑电路图如图1所示。
图 12. 用两个4位二进制并行加法器实现2位十进制数8421码到二进制码解答设两位十进制数的8421码为D 80D 40D 20D 10D 8D 4D 2D 1 ，相应二进制数为B 6B 5B 4B 3B 2B 1B 0，则应有B 6B 5B 4B 3B 2B 1B 0 = D 80D 40D 20D 10×1010＋D 8D 4D 2D 1，运算如下：× D 80 1D 40 0 D 20 1 D 10 0 ＋ D 80 D 40 D 80 D 20D 40 D 10 D 8D 20D 4 D 10D 2 D 1B 6B 5B 4 B 3B 2B 1B 0据此，可得到实现预定功能的逻辑电路如图2所示。
图 23. 用4位二进制并行加法器设计一个用8421码表示的1位十进制加法解答分析：由于十进制数采用8421码，因此，二进制并行加法器输入被加数和加数的取值范围为0000～1001（0～9），输出端输出的和是一个二进制数，数的范围为0000～10011(0～19,19=9+9+最低位的进位)。
因为题目要求运算的结果也是D 8 D 10D 2D 10 D 18421码，因此需要将二进制并行加法器输出的二进制数修正为8421码。
设输出的二进制数为FC 4 F 4 F 3 F 2 F 1，修正后的结果为'1'2'3'4'4F F F F FC ，可列出修正函数真值表如表1所示。
根据表1写出控制函数表达式，经简化后可得：据此，可画出逻辑电路图如图3所示。
图34. 用一片3-8线译码器和必要的逻辑门实现下列逻辑函数表达式。
解答假定采用T4138和与非门实现给定函数功能，可将逻辑表达式变换如下：逻辑电路图如图4所示。
华中科技大学数字逻辑实验
数字逻辑实验报告（1）姓名：学号：班级：指导教师：计算机科学与技术学院20 年月日《数字电路与逻辑设计》实验报告数字逻辑实验报告系列二进制加法器设计预习报告《数字电路与逻辑设计》实验报告一、系列二进制加法器设计1、实验名称系列二进制加法器设计。
2、实验目的要求同学采用传统电路的设计方法，对5种二进制加法器进行设计，并利用工具软件，例如，“logisim”软件的虚拟仿真功能来检查电路设计是否达到要求。
通过以上实验的设计、仿真、验证3个训练过程使同学们掌握传统逻辑电路的设计、仿真、调试的方法。
3、实验所用设备Logisim2.7.1软件一套。
4、实验容对已设计的5种二进制加法器，使用logisim软件对它们进行虚拟实验仿真，除逻辑门、触发器外，不能直接使用logisim软件提供的逻辑库元件，具体容如下。
（1）一位二进制半加器设计一个一位二进制半加器，电路有两个输入A、B，两个输出S和C。
输入A、B分别为被加数、加数，输出S、C为本位和、向高位进位。
（2）一位二进制全加器设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。
输入A、B和Ci分别为被加数、加数和来自低位的进位，输出S和Co为本位和和向高位的进位。
（3）串行进位的四位二进制并行加法器用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。
输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。
（4）先行进位的四位二进制并行加法器《数字电路与逻辑设计》实验报告利用超前进位的思想设计一个先行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A、B3、B2、B1、B和C，五个输出S3、S2、S1、S和C4。
输入A= A3A2A1A、B= B3B2B1B和C分别为被加数、加数和来自低位的进位，输出S= S3S2S1S和Co为本位和和向高位的进位。
华中科技大学数字逻辑实验
1.输入 A=0B,B=1011B, Co=0B，理论输出 =0B,S=1011B，实际输出如图 1-7 所示，与理论结果一致
图 1-7 测试样例 1 2. 输入 A=1111B,B=1111B, Co =1B，理论输出 =1B,S=1111B，实际输出如 图 1-8 所示，与理论结果一致
图 1-1“私有”的先行进位的四位二进制并行加法器
5、实验方案设计
（1）一位二进制半加器的设计方案
设 A、B 为半加器的输入，C、S 为半加器的输出，其中 S 为本位和，C 为进 位，通过分析可知，当 A=B=0 时，C=S=0;当 A、B 中有一个为 1 时，C=0，S=1; 当 A=B=1 时，C=1,S=0.据此写出逻辑表达式:
图 1-8 测试样例 2 3. 输入 A=1100B,B=0011B, Co =1B，理论输出 =1B,S=0000B，实际输出如 图 1-9 所示，与理论结果一致
表 1-1 全加器真值表
A
B
Ci
S
Co
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
1
1
0
0
1
1
1
1
1
1
利用卡诺图化简并进行异或变换得到最简输出函数表达式为
使用 logism 做出一位二进制全加器的电路图，结果如图 1-3 所示。
图 1-3 一位二进制全加器
华中科技大学 组成原理实验报告 运算器组成实验
课程实验报告课程名称：计算机组成原理专业班级：信息安全1003班学号：U**********名：***同组成员：张源信报告日期：2012年5月计算机科学与技术学院目录一、实验名称 (3)二、实验目的 (3)三、实验设备 (3)四、实验任务 (3)五、预备知识 (4)1、运算器的相关知识 (4)2、注意事项： (4)六、设计思路、电路实现与电路分析说明 (4)1、任务分析 (4)2、设计思路 (6)3、电路实现与详细分析说明 (7)七、实验结果的记录与分析 (9)八、实验中碰到的问题及解决办法 (10)九、收获与体会 (10)十、参考书目 (11)一、实验名称实验名称：运算器组成实验二、实验目的1、掌握带累加器的运算器实验2、掌握溢出检测的原理及实现方法3、理解有符号数和无符号数运算的区别4、理解基于补码的加\减运算实现原理5、熟悉运算器的数据传输通路6、利用74181和74182以及适当的门电路和多路选择器设计一个运算，要求支持有符号数和无符号数的运算支持补码加减法运算，支持有符号数溢出检测等功能三、实验设备JZYL—Ⅱ型计算机组成原理实验仪一台芯片：74LS181运算器芯片2片74LS373 8D锁存器3片四、实验任务自己设计一个电路和利用实验参考电路进行实验，实验要求先将多个运算数据事先存入存储器中，再由地址选中，选择不同的运算指令，进行运算，并将结果显示，还可以进行连续运算和移位，最后将最终结果写入到存储器中。
五、预备知识 1、运算器的相关知识运算器是对数据进行加工处理的部件，它具体实现数据的算术运算和逻辑运算，所以又称算术逻辑运算部件，简称ALU ，它是中央处理器的重要组成部分。
计算机中的运算器结构一般都包含如下几个部分：加法器、一组通用寄存器、输入数据选择电路和输出数据控制电路等。
74LS181能执行16种算术运算和16种逻辑运算，当工作方式控制端（M ）为低电平时执行算术运算，当工作方式控制端（M ）为高电平时执行逻辑运算，运算功能由功能选择端（S0-S3）决定。
华中科技大学数字逻辑实验报告
华中科技大学计算机科学与技术双学位数字逻辑实验报告实验一组合逻辑电路的设计（第2-5页）实验二同步时许逻辑电路设计（第6-10页）实验三控制电路的设计（第10-12页）总结（第13页）学校：华中农业大学姓名：尹传林学号：2009301200906班级：植物科学技术学院植物保护专业0905班指导老师：熊自立完成时间：2011年4月4号到2011年4月23号实验一组合逻辑电路的设计一、实验目的1掌握组合逻辑电路的功能测试.2验证半加器和全加器的逻辑功能。
3学会二进制的运算规律。
二、实验器材74LS00 二输入四与非门 74LS04 六门反向器74LS08 二输入四与门 74LS10 三输入三与非门74LS86 二输入四异或门三、实验内容内容A 一位全加全减器的实现。
电路做加法还是做减法由S控制。
当s=0时做加法运算，s=1时做减法运算，当作为全加器输入信号A、B和Cin分别作为加数、被加数和低位来的进位，F1和F2为合数和向上位的进位。
当作为全减器输入信号A、B和Cin分别作为减数、被减数和低位来的借位，F1和F2为差数和向上位的借位。
内容B 舍入与检测电路的设计。
用所给定的集成电路组件设计一个多输出逻辑电路，输入为8421码.F1为四舍五入输入信号，F2为奇偶检测输出信号。
当输入的信号大于或等于（5）10时，电路输出F1=1，其他情况为0；当输入代码中含1的个数为奇数是，输出F2=1，其他情况为0.框图如图所示：四、实验步骤内容A 一位全加全减器的实现。
由要求可得如下真值表：F1的卡诺图为： F2的卡诺图为：化简得F1=A○+B○+C, F2=.由F1和F2表达式画出电路图如下：根据电路图，连接电路。
接线后拨动开关，结果如图：输入输出ABC 加法S=1 减法S=0F1 F2 F1 F20 0 0 0 0 0 00 0 1 1 0 1 10 1 0 1 0 1 10 1 1 0 1 0 11 0 0 1 0 1 01 0 1 0 1 0 01 1 0 0 1 0 01 1 1 1 1 1 1内容B 舍入与检测电路的设计。
华工 数字逻辑 实验3
华工数字逻辑实验3实验目的本实验旨在通过数字逻辑器件的应用，让学生对数字逻辑电路的设计和实现有更深入的理解。
通过完成本实验，学生可以进一步掌握计数器的原理和设计方法，掌握计数器的工作原理和应用。
实验内容本实验要求设计和实现一个4位二进制计数器，能够实现从0到15之间的循环计数。
计数器的工作方式为正向计数，即从0开始逐渐增加，当计数器达到15时，重新从0开始。
计数器的计数速度可通过外部时钟频率控制。
实验步骤步骤一：电路设计1.确定所需的元件类型和数量。
根据实验要求，我们需要使用4个D触发器和适当数量的逻辑门来设计计数器电路。
2.根据计数器的工作原理，设计电路的逻辑功能。
考虑计数器的逻辑功能，我们可以将每个D触发器的输出分别连接到下一个D触发器的时钟输入端。
3.将D触发器的时钟输入端和适当的逻辑门连接，以实现计数器的工作原理。
步骤二：电路实现1.根据设计的电路图，将所需的元件连接起来，以实现计数器的功能。
2.完成电路的布线和连接，注意检查连接的正确性。
3.确保电路输入和输出的可靠连接，以便外部信号能够正确传递到计数器。
步骤三：电路测试1.在实验台上接通电源，确保电路的正常供电。
2.使用示波器测量和观察计数器的输出波形，验证计数器的正常工作。
3.使用示波器观察和测量时钟信号的频率，确保计数器的计数速度符合要求。
实验结果经过实验验证，所设计的4位二进制计数器能够正常工作，并根据外部时钟信号实现从0到15的循环计数。
通过示波器观察和测量计数器的输出波形，可以清楚地看到计数器的工作状态，实现了预期的功能。
实验总结通过本实验，我深入学习了数字逻辑电路的设计和实现方法。
通过实际动手设计和搭建电路，我对计数器的工作原理和应用有了更深入的理解。
在实验过程中，我发现了一些问题和挑战。
例如，电路连接错误会导致计数器不能正常工作，需要仔细检查和排除问题。
另外，时钟信号的频率控制也是一个关键的问题，需要确保时钟频率满足实验要求。
华工 数字逻辑 实验3
华工数字逻辑实验3实验目的本实验旨在通过实践学习数字逻辑电路中的组合逻辑电路设计和实现。
实验要求学生能够掌握组合逻辑电路的基本原理和设计方法，并能够熟练地使用逻辑门和信号发生器进行电路搭建和测试。
实验原理在数字逻辑电路中，组合逻辑电路是由逻辑门和逻辑门之间的连线组成的。
逻辑门是实现逻辑函数的基本元件，其输入输出关系可以用真值表来表示。
通过组合逻辑电路的设计和搭建，可以实现各种逻辑功能。
本实验中，我们将学习并实践以下几个实验题目： 1. 实现一个4位二进制加法器电路 2. 实现一个4位比较器电路 3. 实现一个4位移位寄存器电路实验设备和材料1.数字电路实验箱2.逻辑门芯片：AND、OR、XOR、ADD、SHIFT3.4位数码管实验步骤实验题目1：4位二进制加法器电路步骤1：设计电路的逻辑功能4位二进制加法器电路的逻辑功能是将两个4位二进制数相加，并输出相加结果。
步骤2：搭建电路根据逻辑功能设计，搭建4位二进制加法器电路。
使用AND、OR、XOR芯片搭建逻辑门，使用ADD芯片实现加法器功能。
步骤3：测试电路连接信号发生器和电路输入，设置合适的输入信号，观察电路输出结果。
实验题目2：4位比较器电路步骤1：设计电路的逻辑功能4位比较器电路的逻辑功能是比较两个4位二进制数的大小，并输出比较结果。
步骤2：搭建电路根据逻辑功能设计，搭建4位比较器电路。
使用AND、OR、XOR芯片搭建逻辑门。
步骤3：测试电路连接信号发生器和电路输入，设置合适的输入信号，观察电路输出结果。
实验题目3：4位移位寄存器电路步骤1：设计电路的逻辑功能4位移位寄存器电路的逻辑功能是将输入的4位二进制数向左/右移位，并输出结果。
步骤2：搭建电路根据逻辑功能设计，搭建4位移位寄存器电路。
使用AND、OR、XOR芯片搭建逻辑门，使用SHIFT芯片实现移位功能。
步骤3：测试电路连接信号发生器和电路输入，设置合适的输入信号，观察电路输出结果。
实验结果分析与结论实验题目1：4位二进制加法器电路通过测试电路，我们可以得到4位二进制加法器电路的正确输出结果。
华中科技大学数字逻辑实验报告
华中科技大学计算机科学与技术双学位数字逻辑实验报告实验一组合逻辑电路的设计（第2-5页）实验二同步时许逻辑电路设计（第6-10页）实验三控制电路的设计（第10-12页）总结（第13页）学校：华中农业大学姓名：尹传林学号：2009301200906班级：植物科学技术学院植物保护专业0905班指导老师：熊自立完成时间：2011年4月4号到2011年4月23号实验一组合逻辑电路的设计一、实验目的1掌握组合逻辑电路的功能测试.2验证半加器和全加器的逻辑功能。
3学会二进制的运算规律。
二、实验器材74LS00 二输入四与非门 74LS04 六门反向器74LS08 二输入四与门 74LS10 三输入三与非门74LS86 二输入四异或门三、实验内容内容A 一位全加全减器的实现。
电路做加法还是做减法由S控制。
当s=0时做加法运算，s=1时做减法运算，当作为全加器输入信号A、B和Cin分别作为加数、被加数和低位来的进位，F1和F2为合数和向上位的进位。
当作为全减器输入信号A、B和Cin分别作为减数、被减数和低位来的借位，F1和F2为差数和向上位的借位。
内容B 舍入与检测电路的设计。
用所给定的集成电路组件设计一个多输出逻辑电路，输入为8421码.F1为四舍五入输入信号，F2为奇偶检测输出信号。
当输入的信号大于或等于（5）10时，电路输出F1=1，其他情况为0；当输入代码中含1的个数为奇数是，输出F2=1，其他情况为0.框图如图所示：四、实验步骤内容A 一位全加全减器的实现。
由要求可得如下真值表：F1的卡诺图为： F2的卡诺图为：化简得F1=A○+B○+C, F2=.由F1和F2表达式画出电路图如下：根据电路图，连接电路。
接线后拨动开关，结果如图：输入输出ABC 加法S=1 减法S=0F1 F2 F1 F20 0 0 0 0 0 00 0 1 1 0 1 10 1 0 1 0 1 10 1 1 0 1 0 11 0 0 1 0 1 01 0 1 0 1 0 01 1 0 0 1 0 01 1 1 1 1 1 1内容B 舍入与检测电路的设计。
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数字逻辑实验报告（1）姓名：学号：班级：指导教师：计算机科学与技术学院20 年月日《数字电路与逻辑设计》实验报告数字逻辑实验报告系列二进制加法器设计预习报告《数字电路与逻辑设计》实验报告一、系列二进制加法器设计1、实验名称系列二进制加法器设计。
2、实验目的要求同学采用传统电路的设计方法，对5种二进制加法器进行设计，并利用工具软件，例如，“logisim”软件的虚拟仿真功能来检查电路设计是否达到要求。
通过以上实验的设计、仿真、验证3个训练过程使同学们掌握传统逻辑电路的设计、仿真、调试的方法。
3、实验所用设备Logisim2.7.1软件一套。
4、实验内容对已设计的5种二进制加法器，使用logisim软件对它们进行虚拟实验仿真，除逻辑门、触发器外，不能直接使用logisim软件提供的逻辑库元件，具体内容如下。
（1）一位二进制半加器设计一个一位二进制半加器，电路有两个输入A、B，两个输出S和C。
输入A、B分别为被加数、加数，输出S、C为本位和、向高位进位。
（2）一位二进制全加器设计一个一位二进制全加器，电路有三个输入A、B和Ci，两个输出S和Co。
输入A、B和Ci分别为被加数、加数和来自低位的进位，输出S和Co为本位和和向高位的进位。
（3）串行进位的四位二进制并行加法器用四个一位二进制全加器串联设计一个串行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A0、B3、B2、B1、B0和C0，五个输出S3、S2、S1、S0和C4。
输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co为本位和和向高位的进位。
（4）先行进位的四位二进制并行加法器《数字电路与逻辑设计》实验报告利用超前进位的思想设计一个先行进位的四位二进制并行加法器，电路有九个输入A3、A2、A1、A、B3、B2、B1、B和C，五个输出S3、S2、S1、S和C4。
输入A= A3A2A1A、B= B3B2B1B和C分别为被加数、加数和来自低位的进位，输出S= S3S2S1S和Co为本位和和向高位的进位。
（5）将先行进位的四位二进制并行加法器封装成一个组件并验证它的正确性将设计好的先行进位的四位二进制并行加法器进行封装，生成一个“私有”库元件并验证它的正确性，以便后续实验使用，封装后的逻辑符号参见图1-1所示。
图1-1“私有”的先行进位的四位二进制并行加法器5、实验方案设计（1）一位二进制半加器的设计方案设A、B为半加器的输入，C、S为半加器的输出，其中S为本位和，C为进位，通过分析可知，当A=B=0时，C=S=0;当A、B中有一个为1时，C=0，S=1;当A=B=1时，C=1,S=0.据此写出逻辑表达式:S=A⊕BC=AB使用logism做出一位二进制半加器的电路图，结果如图1-2所示。
《数字电路与逻辑设计》实验报告图1-2 一位二进制半加器（2）一位二进制全加器的设计方案设A、B、C i为全加器的输入，S、C o为输出，其中，A、B和C i分别为被加数、加数和来自低位的进位，输出S和C o为本位和和向高位的进位，据此可以列出全加器的真值表如表1-1所示。
利用卡诺图化简并进行异或变换得到最简输出函数表达式为S=A⊕B⊕C iC0=AB+AC i+BC i=(A i⊕B i̇)C i−1+A i B i̇使用logism做出一位二进制全加器的电路图，结果如图1-3所示。
《数字电路与逻辑设计》实验报告图1-3 一位二进制全加器（3）串行进位的四位二进制并行加法器的设计方案串行进位的四位二进制并行加法器可以由四个一位二进制全加器级联构成，其中高位的C i即为其相邻低位的C o，因此电路从最低位开始运算，得到本进位C i 以及本位后进行次低位的运算，以此类推，直到运算到最高位。
设输入A=A3A2A1A0、B=B3B2B1B0和C o分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和C o为本位和和向高位的进位。
使用logism做出串行进位的四位二进制并行加法器的电路图，结果如图1-4所示。
图1-4串行进位的四位二进制并行加法器（4）先行进位的四位二进制并行加法器的设计方案串行进位的并行加法器高位的运算需要低位的运算结果参与，因此运算速度较慢，需对其进行优化。
由全加器的逻辑表达式可知第i位的进位输出函数C o及本位和函数S i的表达式为C i=A i B i̇+A i C i−1+B i̇C i−1=(A i⊕B i̇)C i−1+A i B i̇S i=A i⊕B i̇⊕C i−1当第i位被加数Ai和Bi均为1时，有Ci=1，定义G i=A i B i为进位产生函数。
当A i⊕B i̇=1时，C i=C i−1，定义P i=A i⊕B i̇为进位传递函数，将Pi和Ci 代入C i和S i中《数字电路与逻辑设计》实验报告得到S i=P i⊕C i−1C i=P i C i−1+G i̇因此4位二进制并行加法器各位的进位输出函数和输出函数表达式分别为：C1=P1C0+G1C2=P2C1+G2=P2P1C0+P2G1+G2C3=P3C2+G3=P3P2P1C0+P3P2G1+P3G2+G3C4=P4C3+G4=P4P3P2P1C0+P4P3P2G1+P4P3G2+P4G3+G4S0=P1⊕C0S1=P2⊕C1S2=P3⊕C2S3=P4⊕C3使用logism作出先行进位的四位二进制并行加法器的电路图，结果如图1-5所示。
图1-5先行进位的四位二进制并行加法器（5）封装先行进位的四位二进制并行加法器电路对先行进位的四位二进制并行加法器进行封装，其中输入A= A3A2A1A0、B= B3B2B1B0和C0分别为被加数、加数和来自低位的进位，输出S= S3S2S1S0和Co 为本位和和向高位的进位。
封装结果如图1-6所示.《数字电路与逻辑设计》实验报告图1-6先行进位的四位二进制并行加法器封装图接下来对该加法器进行测试，由于输入值得组合较多，这里选取部分输入进行测试1.输入A=0B,B=1011B, Co=0B，理论输出C4=0B,S=1011B，实际输出如图1-7所示，与理论结果一致图1-7 测试样例12. 输入A=1111B,B=1111B, Co =1B，理论输出C4=1B,S=1111B，实际输出如图1-8所示，与理论结果一致图1-8 测试样例23. 输入A=1100B,B=0011B, Co =1B，理论输出C4=1B,S=0000B，实际输出如图1-9所示，与理论结果一致《数字电路与逻辑设计》实验报告图1-9 测试样例34. 输入A=0100B,B=1001B, Co =1B，理论输出C4=0B,S=1110B，实际输出如图1-10所示，与理论结果一致图1-10 测试样例4《数字电路与逻辑设计》实验报告数字逻辑实验报告小型实验室门禁系统设计实验报告《数字电路与逻辑设计》实验报告二、小型实验室门禁系统设计1、实验名称小型实验室门禁系统设计。
2、实验目的要求同学采用传统电路的设计方法，对一个“设计场景”进行逻辑电路的设计，并利用工具软件，例如，“logisim”软件的虚拟仿真来检查这个小型实验室门禁系统的设计是否达到要求。
通过以上实验的设计、仿真、验证3个训练过程使同学们掌握小型电路系统的设计、仿真、调试方法以及电路模块封装的方法。
3、实验所用设备Logisim2.7.1软件一套。
4、实验内容设计场景：某小型保密实验室需要安装一个门禁系统，用于监测、控制和显示该实验室内上班人数，该实验室只有一个门，最多只能容纳15人。
假设员工进出实验室都要刷校园卡，并且保证一次刷卡后有且只有一人能进出。
实验室空置时人数显示为0，刷卡进入时实验室人数加1，刷卡离开时实验室人数减1。
当实验室满员时，还有员工在门外刷卡进入时，门禁系统“不”动作，系统报警提示满员。
使用logisim软件对小型电路进行虚拟实验仿真，除逻辑门、触发器、7段数码显示管外，不能直接使用logisim提供的逻辑元件库，具体要求如下。
（1）设计一个四位二进制可逆计数器电路并进行封装和验证它的正确性用D触发器设计一个四位二进制可逆计数器，并进行封装。
该计数器有一个清零端CLR、一个累加计数脉冲端CPU（输入刷卡进入请求）、一个累减计数脉冲端CPD（输入刷卡离开请求），四个计数输出端QDQCQBQA记录当前实验室人数。
将设计好的4位二进制可逆计数器进行封装，生成一个“私有”库元件，以便后续实验使用，4位二进制可逆计数器逻辑符号参见图2-1所示。
《数字电路与逻辑设计》实验报告图2-1 “私有”的一个4位二进制可逆计数器（2）用实验1中已封装的“先行进位的四位二进制并行加法器”设计一个将实验室内人数转换成8421BCD码的电路用实验一中已封装的“先行进位的四位二进制并行加法器”和适当的逻辑门将二进制数表示的实验室人数转换成两位十进制数的8421BCD码。
（3）设计7段译码器，并采用“7段数码显示管”显示人数的电路设计一个7段译码器（参考书的7448芯片），将两位十进制数的8421BCD 码表示的实验室人数用“7段数码显示管”显示出来。
该7段译码器有四个输入A3A2A1A0和七个输出abcdefg, A3A2A1A0为8421BCD码，abcdefg为7段数码显示管对应的段。
（4）设计当实验室满员时，门禁“不”动作，系统报警提示满员的电路当实验室满员时，在累加计数脉冲端CPU输入刷卡进入请求，计数输出端数据保持不变，门禁“不”动作，系统报警提示满员。
当实验室空时，逻辑上不会有实验室内累减计数脉冲端CPD输入刷卡离开请求。
为防止信号干扰，在计数输出为0时，若CPD端有脉冲，也应使计数输出端数据保持不变，门禁“不”动作，但不用报警。
（5）设计小型实验室门禁系统电路并进行封装和验证它的正确性设计满足要求的小型实验室门禁系统电路并进行封装，生成一个小型实验室门禁系统芯片，封装后的小型实验室门禁系统逻辑符号参见图2-2所示。
图2-2 封装后的小型实验室门禁系统《数字电路与逻辑设计》实验报告5、实验方案设计（1）设计一个四位二进制可逆计数器电路经分析采用异步时序逻辑电路，根据题意列出四位二进制可逆计数器的二进制状态表如表2-1所示.移关系和激励函数真值表，如表2-2所示。
《数字电路与逻辑设计》实验报告D3=Q̅3D2=Q̅2D1=Q̅1D0=Q̅0在加计数时，CPU有脉冲，通过观察表6-2可以看出C3所要求的触发信号′↓′可由Q2Q1Q0提供，C2所要求的触发信′↓′可由Q1Q0提供，C1所要求的触发信号′↓′可由Q0提供，C0所要求的触发信号′↓′可由CPU提供.在减计数时，CPD有脉冲，通过观察表6-2可以看出C3所要求的触发信号′↓′可由Q̅2Q̅1Q̅0提供，C2所要求的触发信号′↓′可由Q̅1Q̅0提供，C1所要求的触发信号′↓′可由Q̅0提供，C0所要求的触发信号′↓′可由CPU提供.综合加计数和减计数，可知C0=CP U+CP DC1=Q0CP U+Q̅0CP DC2=Q1Q0CP U+Q̅1Q̅0CP DC3=Q2Q1Q0CP U+Q̅2Q̅1Q̅0CP D使用Logism做出电路图如图2-1所示：《数字电路与逻辑设计》实验报告图2-1 一个四位二进制可逆计数器图2-2四位二进制可逆计数器封装图（2）用实验一中已封装的“先行进位的四位二进制并行加法器”设计将实验室内人数转换成8421BCD码的电路由题意可列出四位二进制数和8421码的对应关系，如表2-3所示《数字电路与逻辑设计》实验报告Z=A3A2+A3A1=A3(A2+A1)修正方式为S3S2S1S0+0ZZ0据此可以画出四位二进制数转8421码的电路图如图2-3和图2-4所示：图2-3 四位二进制数转8421码电路图图2-4 四位二进制数转8421码封装图（3）设计7段译码器，并采用“7段数码显示管”显示人数的电路（A）设计一个7段译码器7段译码器的真值表如表2-4所示:表2-4 7段译码器真值表《数字电路与逻辑设计》实验报告a=A̅2A̅1A̅0+A̅3A̅2A1+A̅3A2A0+A3A̅1A0b= A̅3A̅2+A̅1A̅0+A̅2A̅1+A̅3A1A0c= A̅3A2+A̅2A̅1+A̅2A0A̅1A0+A̅2A̅0+A̅2A1A0+ A2A1A̅0d= A2A̅0+A̅2A̅0e= A1f= A̅1A̅0+A2A̅1+A3A̅2A̅1+A2A̅0A̅1+ A3A̅2+A̅2A1+A1A̅0g= A2使用logisim做出电路图，如图2-5所示《数字电路与逻辑设计》实验报告图2-5 7段译码器（B）设计用“7段数码显示管”显示人数的逻辑电路将四位二进制数转8421码的十位输出和个位输出分别连接到两个7段译码器上，然后将7段译码器连接到数码显示管得到显示实验室人数的电路，电路的输入是二进制数表示的实验室人数图2-6 用7段数码显示管显示实验室人数的电路（4）设计当实验室满员时，门禁“不”动作，系统报警提示满员的电路《数字电路与逻辑设计》实验报告当实验室满员时计数器输出均是高电平，将4个输出端与后得到满员状态的信号。