实验二加减法器
加法器电路设计实验报告
加法器电路设计实验报告【加法器电路设计实验报告】一、实验目的本实验的主要目标是通过实际操作，设计并实现一个基础的加法器电路，以深入理解数字逻辑电路的设计原理和工作方式。
通过对半加器、全加器以及多位加法器的设计与搭建，进一步熟悉集成门电路的应用，掌握组合逻辑电路的设计方法，并能对电路的逻辑功能进行有效的验证与分析。
二、实验原理加法器是数字系统中的基本运算单元，其核心工作原理基于二进制数的加法规则。
在最基础的层面上，一个半加器（Half Adder）用于计算两个一位二进制数的和，同时产生一个进位输出；而全加器（Full Adder）在此基础上增加了处理来自低位的进位输入，可以完成三位二进制数的相加。
对于多位二进制数的加法，可以通过级联多个全加器来实现。
1. 半加器：由两个异或门（XOR）实现“和”输出，一个与门（AND）实现“进位”输出，即S=A XOR B，Cout=A AND B。
2. 全加器：除了接收两个数据输入A和B外，还接收一个进位输入Cin，同样由异或门计算“和”，但“进位”输出需要考虑三个输入的与或逻辑关系，即S=A XOR B XOR Cin，Cout=(A AND B) OR (B AND Cin) OR (A AND Cin)。
三、实验步骤1. 半加器设计：首先，利用集成电路库中的逻辑门元件构建半加器，将A 和B作为异或门的输入得到和信号S，将A和B分别连接到与门的两个输入端得到进位信号Cout。
2. 全加器设计：在半加器的基础上，增加一个输入端Cin代表低位的进位，同样运用异或门和与门组合形成全加器的逻辑结构，根据全加器的逻辑表达式连接各门电路。
3. 多位加法器设计：为了实现多位二进制数的加法，将若干个全加器按照从低位到高位的顺序级联起来，每级全加器的进位输出连接到下一级的进位输入。
四、实验结果及分析经过电路设计与仿真测试，成功实现了从半加器到多位加法器的功能转化。
当给定两组多位二进制数后，所设计的加法器电路能够准确无误地计算出它们的和，并正确显示进位信息。
计算机组成原理实验报告
实验一：数字逻辑——交通灯系统设计子实验1：7 段数码管驱动电路设计（1）理解利用真值表的方式设计电路的原理；（2）利用Logisim 真值表自动生成电路的功能，设计一个 7 段数码管显示驱动。
二、实验方案设计7 段数码管显示驱动的设计方案：（1）输入：4 位二进制（2）输出：7 段数码管 7 个输出控制信号（3）电路引脚：（4）实现功能：利用 7 段数码管显示 4 位二进制的 16 进制值（5）设计方法：由于该实验若直接进行硬件设计会比较复杂，而7 段数码管显示的真值表较容易掌握，所以我们选择由真值表自动生成电路的方法完成该实验。
先分析设计 7 段数码管显示驱动的真值表，再利用Logisim 中的“分析组合逻辑电路”功能，将真值表填入，自动生成电路。
（6）真值表的设计：由于是 4输入 7输出，真值表共有 16 行。
7输出对应 7个引脚，所以需要依次对照LED 灯的引脚顺序进行设计，如下图所示（注意LED 的引脚顺序）：三、实验步骤（1）在实验平台下载实验框架文件RGLED.circ；（2）在Logisim 中打开RGLED.circ 文件，选择数码管驱动子电路；（3）点击“工程”中的“分析组合逻辑电路”功能，先构建4输入和7输出，再在“真值表”中，将已设计好的真值表的所有数值仔细对照着填入表格中，确认无误后点击“生成电路”，自动生成的电路如下图所示：（4）将子电路封装为如下形式：（5）进行电路测试：·自动测试在数码管驱动测试子电路中进行测试；·平台评测自动测试结果满足实验要求后，再利用记事本打开RGLED.circ 文件，将所有文字信息复制粘贴到Educoder 平台代码区域，点击评测按钮进行测试。
四、实验结果测试与分析（1）自动测试的部分结果如下：（2）平台测试结果如下：综上，本实验测试结果为通过，无故障显示。
本实验的关键点在于：在设计时需要格外注重LED 灯的引脚顺序，保证0-9 数字显示的正确性，设计出正确的真值表。
加法器减法器
加法器减法器实验⼆组合逻辑电路实验—加法器实验⽬的：1. 掌握加法器相关电路的设计和测试⽅法2. 掌握常见加法器集成芯⽚使⽤⽅法实验原理：在组合逻辑电路中任意时刻的输出只取决于该时刻的输⼊，与电路原来的状态⽆关。
常见加法器芯⽚：加减法电路常见芯⽚74LS183，74LS283等实验内容：⼀、实现两个BCD码的加法运算要求：利⽤74LS283加法器来完成。
思考：当两数之和⼩于或等于9时，相加结果和⼆进制数相加没有区别，如果⼤于9时，要如何处理进位。
下表为两个8421的⼆——⼗进制数相加应得到的⼆——⼗进制形式的结果：由表可见，将两个⼆——⼗进制数⽤⼆进制加法器相加，则相加结果⼩于等于9（1001）时，得到的和就是所求的⼆——⼗进制和。
⽽当相加结果⼤于等于10（1010）后，必须将这个结果在另⼀个⼆进制加法器加6（0110）修正，才能得到⼆——⼗进制的和及相加的进位输出。
所以，产⽣进位输出CO2的条件为产⽣CO2的同时，应该在上加上6（0110），得到的和CO2就是修正后的结果，电路图如下：在信号发⽣器中输⼊数据如下：则结果为：图中由下往上读数，即为结果的⼆进制形式，26为进位端，即⼗位。
⼆、实现两个四位⼆进制的减法要求：利⽤74LS283加法器来完成。
思考：如何将加法器转换为减法功能。
⼆进制的减法如何实现。
在算术运算中，减法可以看做加上这个数的负数来表⽰，在数字电路中，可以将减去⼀个数表⽰成加上这个数的反码。
故在设计电路时，可将减数取反，所以电路图为：在信号发⽣器中输⼊数据如下：则结果为：上向下读数为结果的⼆进制形式。
表⽰负数。
实验二运算器实验解读
实验⼆运算器实验解读实验⼆运算器实验1.算术逻辑运算实验⼀.实验⽬的1.了解简单运算器的数据传输通路。
2.验证运算功能发⽣器的组合功能。
3.掌握算术逻辑运算加、减、与的⼯作原理。
4.验证实验台运算的8位加、减、与、直通功能。
5.按给定数据,完成⼏种指定的算术和逻辑运算。
⼆.实验内容1.实验原理算术逻辑单元ALU的数据通路如图2-1所⽰。
其中运算器ALU181根据74LS181的功能⽤VHDL硬件描述语⾔编辑⽽成,构成8位字长的ALU。
参加运算的两个8位数据分别为A[7..0]和B[7..0],运算模式由S[3..0]的16种组合决定,⽽S[3..0]的值由4位2进制计数器LPM_COUNTER产⽣,计数时钟是Sclk(图2-1;此外,设M=0,选择算术运算,M=1为逻辑运算,C N为低位的进位位;F[7..0]为输出结果,C O 为运算后的输出进位位。
两个8位数据由总线IN[7..0]分别通过两个电平锁存器74373锁⼊,ALU功能如表2-1所⽰。
表2-1 ALU181的运算功能注1、* 表⽰每⼀位都移⾄下⼀更⾼有效位, “+”是逻辑或,“加”是算术加注2、在借位减法表达上,表2-1与标准的74181的真值表略有不同。
三.实验步骤(1设计ALU元件在Quartus II 环境下,⽤⽂本输⼊编辑器Text Editor输⼊ALU181.VHD算术逻辑单元⽂件,编译VHDL⽂件,并将ALU181.VHD⽂件制作成⼀个可调⽤的原理图元件。
(2以原理图⽅式建⽴顶层⽂件⼯程选择图形⽅式。
根据图2-1输⼊实验电路图,从Quartus II的基本元件库中将各元件调⼊图形编辑窗⼝、连线,添加输⼊输出引脚。
将所设计的图形⽂件ALU.bdf保存到原先建⽴的⽂件夹中,将当前⽂件设置成⼯程⽂件,以后的操作就都是对当前⼯程⽂件进⾏的。
(3器件选择选择Cyclone系列,在Devices中选择器件EP1C6QC240C8。
2023年大学_EDA技术与VHDL第二版(潘松著)课后习题答案下载
2023年EDA技术与VHDL第二版（潘松著）课后习题答案下载EDA技术与VHDL第二版（潘松著）课后答案下载第1章 EDA技术概述1.1 EDA技术及其发展1.1.1 EDA技术的发展1.1.2 EDA技术的涵义1.1.3 EDA技术的基本特征1.2 EDA技术的主要内容及主要的EDA厂商1.2.1 EDA技术的主要内容1.2.2 主要EDA厂商概述1.3 EDA技术实现目标1.3.1 超大规模可编程逻辑器件1.3.2 半定制或全定制ASIC1.3.3 混合ASIC1.4 EDA技术应用1.4.1 EDA技术应用形式1.4.2 EDA技术应用场合1.5 EDA技术的发展趋势1.5.1 可编程器件的发展趋势1.5.2 软件开发工具的发展趋势1.5.3 输入方式的发展趋势__小结思考题和习题第2章大规模可编程逻辑器件2.1 可编程逻辑器件概述2.1.1 PLD的'发展进程2.1.2 PLD的种类及分类方法2.2 简单可编程逻辑器件2.2.1 PLD电路的表示方法及有关符号 2.2.2 PROM基本结构2.2.3 PLA基本结构2.2.4 PAL基本结构2.2.5 GAL基本结构2.3 复杂可编程逻辑器件2.3.1 CPLD基本结构2.3.2 Altera公司器件2.4 现场可编程逻辑器件2.4.1 FPGA整体结构2.4.2 Xilinx公司FPGA器件2.5 在系统可编程逻辑器件2.5.1 ispLSl/pLSl的结构2.5.2 Lattice公司ispLSI系列器件 2.6 FPGA和CPLD的开发应用2.6.1 CPLD和FPGA的编程与配置2.6.2 FPGA和CPLD的性能比较2.6.3 FPGA和CPLD的应用选择__小结思考题和习题第3章 EDA设计流程与开发3.1 EDA设计流程3.1.1 设计输入3.1.2 综合3.1.3 适配3.1.4 时序仿真与功能仿真3.1.5 编程下载3.1.6 硬件测试3.2 ASIC及其设计流程3.2.1 ASIC设计方法3.2.2 一般的ASIC设计流程3.3 可编程逻辑器件的开发环境 3.4 硬件描述语言3.5 IP核__小结思考题和习题第4章硬件描述语言VHDL4.1 VHDL概述4.1.1 VHDL的发展历程4.1.2 VHDL的特点4.2 VHDL程序基本结构4.2.1 实体4.2.2 结构体4.2.3 库4.2.4 程序包4.2.5 配置4.3 VHDL基本要素4.3.1 文字规则4.3.2 数据对象4.3.3 数据类型4.3.4 运算操作符4.3.5 VHDL结构体描述方式 4.4 VHDL顺序语句4.4.1 赋值语句4.4.2 IF语句4.4.3 等待和断言语句4.4.4 cASE语句4.4.5 LOOP语句4.4.6 RETIARN语句4.4.7 过程调用语句4.4.8 REPORT语句4.5 VHDL并行语句4.5.1 进程语句4.5.2 块语句4.5.3 并行信号代人语句4.5.4 并行过程调用语句4.5.5 并行断言语句4.5.6 参数传递语句4.5.7 元件例化语句__小结思考题和习题第5章 QuartusⅡ软件及其应用5.1 基本设计流程5.1.1 建立工作库文件夹和编辑设计文件 5.1.2 创建工程5.1.3 编译前设计5.1.4 全程编译5.1.5 时序仿真5.1.6 应用RTL电路图观察器5.2 引脚设置和下载5.2.1 引脚锁定5.2.2 配置文件下载5.2.3 AS模式编程配置器件5.2.4 JTAG间接模式编程配置器件5.2.5 USBBlaster编程配置器件使用方法 __小结思考题和习题第6章 VHDL应用实例6.1 组合逻辑电路设计6.1.1 基本门电路设计6.1.2 译码器设计6.1.3 数据选择器设计6.1.4 三态门设计6.1.5 编码器设计6.1.6 数值比较器设计6.2 时序逻辑电路设计6.2.1 时钟信号和复位信号6.2.2 触发器设计6.2.3 寄存器和移位寄存器设计6.2.4 计数器设计6.2.5 存储器设计6.3 综合实例——数字秒表的设计__小结思考题和习题第7章状态机设计7.1 一般有限状态机7.1.1 数据类型定义语句7.1.2 为什么要使用状态机 7.1.3 一般有限状态机的设计 7.2 Moore型有限状态机设计 7.2.1 多进程有限状态机7.2.2 单进程有限状态机7.3 Mealy型有限状态机7.4 状态编码7.4.1 状态位直接输出型编码 7.4.2 顺序编码7.4.3 一位热码编码7.5 状态机处理__小结思考题和习题第8章 EDlA实验开发系统8.1 GW48型实验开发系统原理与应用8.1.1 系统性能及使用注意事项8.1.2 GW48系统主板结构与使用方法8.2 实验电路结构图8.2.1 实验电路信号资源符号图说明8.2.2 各实验电路结构图特点与适用范围简述8.3 GW48CK/GK/EK/PK2系统信号名与芯片引脚对照表 __小结思考题和习题第9章 EnA技术实验实验一：全加器的设计实验二：4位加减法器的设计实验三：基本D触发器的设计实验四：同步清零计数器的设计实验五：基本移位寄存器的设计串人/串出移位寄存器实验六：同步预置数串行输出移位寄存器的设计实验七：半整数分频器的设计实验八：音乐发生器的设计实验九：交通灯控制器的设计实验十：数字时钟的设计EDA技术与VHDL第二版（潘松著）：内容简介《EDA技术与VHDL》主要内容有Altera公司可编程器件及器件的选用、QuartusⅡ开发工具的使用;VHDL硬件描述语言及丰富的数字电路和电子数字系统EDA设计实例。
简单计算器实验报告
简单计算器实验报告
《简单计算器实验报告》
实验目的：通过使用简单计算器进行数学运算，探究其在日常生活中的实际应用价值。
实验材料：简单计算器、纸笔
实验步骤：
1. 使用简单计算器进行加法、减法、乘法和除法运算，记录运算过程和结果。
2. 尝试使用计算器进行复杂运算，如求平方根、求倒数等。
3. 计算器的功能和使用方法的讨论。
实验结果：
通过实验，我们发现简单计算器在日常生活中有着非常重要的应用价值。
它可以帮助我们快速准确地进行数学运算，节省时间和精力。
同时，计算器还具有一些高级的功能，如求平方根、求倒数等，这些功能在科学计算和工程计算中也具有很大的作用。
结论：
简单计算器是我们日常生活中必不可少的工具之一，它的实际应用价值是非常高的。
通过这次实验，我们更加深入地了解了计算器的功能和使用方法，对于我们的学习和工作都有着重要的帮助。
通过这次实验，我们不仅对计算器有了更深入的了解，也增加了对数学运算的兴趣，希望我们在日常生活中能够更加灵活地运用计算器，提高我们的数学运算能力。
加法器、减法器的设计 VHDL
实验报告课程名称电子设计自动化实验（基于FPGA）实验项目加法器、减法器的设计实验仪器计算机+ Quartus Ⅱ9.1系别信息与通信工程学院专业通信工程班级/学号学生姓名实验日期2012、5成绩_______________________ 指导教师_______________________加法器、减法器的设计完成一个8位二进制带符号数的加减电路设计。
设计要求如下：通过拨码开关输入两组8位二进制数，最高位为符号位，0表示正数，1表示负数，其余位表示二进制数值。
用一按键对加、减方式进行控制，0表示加，1表示减。
输出用四位LED数码管显示BCD码。
其中LED显示器最高位为符号位。
VHDL代码LIBRARY IEEE;USE IEEE.std_logic_1164.all;USE IEEE.std_logic_arith.all;USE IEEE.std_logic_unsigned.all;ENTITY add ISPORT(a:in std_logic_vector(7 downto 0);b:in std_logic_vector(7 downto 0);ctrl:in std_logic;bcd:out std_logic_vector(15 downto 0));END ENTITY;ARCHITECTURE func OF add ISSIGNAL x:std_logic_vector(9 downto 0);SIGNAL y:std_logic_vector(9 downto 0);SIGNAL z:std_logic_vector(9 downto 0);SIGNAL c:std_logic_vector(8 downto 0);SIGNAL dec:integer;BEGINyunsuan:BLOCK --运算模块BEGINPROCESS(a)BEGINIF (a(7) = '0') THEN --判断正负x <= '0'&'0'&a;ELSEx(9 downto 8) <= '1'&'1';x(7 downto 0) <= NOT('0'&a(6 downto 0)) + 1;END IF;END PROCESS;PROCESS(a,ctrl)BEGINIF(ctrl = '0') THEN --控制键为0，则做加法IF(b(7) = '0') THENy <= '0'&'0'&b;ELSEy <= '1'&'1'&(NOT('0'&b(6 downto 0))+1);END IF;ELSEIF(b(7) = '1') THENy <= '0'&'0'&'0'&b(6 downto 0);ELSEy <= '1'&'1'&(NOT('0'&b(6 downto 0))+1);END IF;END IF;END PROCESS;PROCESS(a,b)BEGINIF(a(6 downto 0) = 0) THENz <= y;ELSE IF(b(6 downto 0) = 0) THENz <= x;ELSEz <= x + y;END IF;END IF;END PROCESS;PROCESS(z)BEGINIF(z(9) = '1') THEN --判断结果的正负c(7 downto 0) <= NOT z(7 downto 0) + 1;c(8) <= '1';ELSEc(8 downto 0) <= '0'&z(7 downto 0);END IF;END PROCESS;END BLOCK;bcdout:BLOCKBEGINdec <= CONV_INTEGER(c); --二进制转十进制PROCESS(c)BEGINCASE c(8) IS --判断最高位正负WHEN '0' => bcd(15 downto 12) <= "0000";WHEN '1' => bcd(15 downto 12) <= "0001";WHEN OTHERS => bcd(15 downto 12) <= NULL;END CASE;CASE dec/100 IS --判断百位数字WHEN 0 => bcd(11 downto 8) <= "0000";WHEN 1 => bcd(11 downto 8) <= "0001";WHEN OTHERS => bcd(11 downto 8) <= NULL;END CASE;CASE (dec REM 100)/10 ISWHEN 0 => bcd(7 downto 4) <= "0000";WHEN 1 => bcd(7 downto 4) <= "0001";WHEN 2 => bcd(7 downto 4) <= "0010";WHEN 3 => bcd(7 downto 4) <= "0011";WHEN 4 => bcd(7 downto 4) <= "0100";WHEN 5 => bcd(7 downto 4) <= "0101";WHEN 6 => bcd(7 downto 4) <= "0110";WHEN 7 => bcd(7 downto 4) <= "0111";WHEN 8 => bcd(7 downto 4) <= "1000";WHEN 9 => bcd(7 downto 4) <= "1001";WHEN OTHERS => bcd(7 downto 4) <= NULL;END CASE;CASE dec REM 10 ISWHEN 0 => bcd(3 downto 0) <= "0000";WHEN 1 => bcd(3 downto 0) <= "0001";WHEN 2 => bcd(3 downto 0) <= "0010";WHEN 3 => bcd(3 downto 0) <= "0011";WHEN 4 => bcd(3 downto 0) <= "0100";WHEN 5 => bcd(3 downto 0) <= "0101";WHEN 6 => bcd(3 downto 0) <= "0110";WHEN 7 => bcd(3 downto 0) <= "0111";WHEN 8 => bcd(3 downto 0) <= "1000";WHEN 9 => bcd(3 downto 0) <= "1001";WHEN OTHERS => bcd(3 downto 0) <= NULL;END CASE;END PROCESS;END BLOCK;END ARCHITECTURE;未下载验证、调试，如发现错误，见谅！——Higashi Q83831295。
TEC-2实验计算机运算器实验
实验报告实验人：学号：08 日期：2010-05-18 院（系）：软件学院专业（班级）：0实验题目：TEC-2实验计算机运算器实验一. 实验目的1.了解和掌握Am2901运算器的组成结构的工作原理；2.认识和掌握TEC-2机计算器的组成和工作原理；3.认识和掌握TEC-2机运算器相关控制信号的含义和使用方法；4.了解和掌握运算器的进位时间的测试方法，及进一步掌握双踪示波器的使用方法；二. 实验原理1）.综述TEC-2实验计算机是为计算机组成原理的教学与实验而研制的实验计算机。
有两种方式实验：高级方式实验-联机实验，初级方式实验-脱机实验。
本实验即是采用脱机实验的方法，对运算器的原理和功能进行探究。
首先，运算器部件是计算机五大功能部件中的数据加工部件。
运算器的首要功能是完成对数据的算术和逻辑运算，由其内部的应该被称为算术与逻辑运算部件（ALU）来实现，它在给出运算结果的同时，还给出运算结果的标志，如溢出与否，进位否，结果为零否和符号正负等，这些标志都保存在一个状态寄存器中。
运算器的得二项功能，是暂存将参加运算的数据和中间结果，由其内部的一个寄存器来承担。
因为这些寄存器可被汇编程序直接方位与使用，因此将它们成为通用寄存器，以区别那些计算机内部设置的，不能为汇编程序员访问的专用寄存器。
为了用硬件线路完成程序指令运算，运算器内一般还有一个能自行左右移位的专用寄存器，称为乘商寄存器。
TEC-2实验即得运算器核心部分是Am2901。
Am2901芯片是一个4位的位片结构的完整的运算器部件。
对运算器的控制与操作，指的是如何让运算器完成所预期的操作功能。
这是通过正确的向其提供控制信号。
包括选哪个（哪些）数据参加运算，执行何种运算功能，对运算结果（值和特征）如何保存与送出等；同时，要解决正确运算器提供参加运算数据的种种问题，包括从外部向运算器送入数据，正确给出ALU最低的进位信号，运算器左右移位操作中的移位输入信号等。
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计算机组成原理实验报告
一、实验目的及要求
本次实验要求掌握加法器、减法器的设计与实现。
可以利用原理图设计并实现 1 位、8 位和32 位加法器，以及32 位加减器。
设计1 位加法器，将加法器中加入减法功能，可以利用SUB（减）的控制信号；
二、实验设备（环境）及要求
1. Windows 2000 或Windows XP
2. QuartusII9.1 sp2、DE2-115 计算机组成原理教学实验系统一台。
三、实验内容与步骤
（1）两个二进制数字A，B 和一个进位输入C0相加，产生一个和输出S，以及一个进位输出C1，这种运算电路成为全加器（1 位加法器）。
1 位全加器有两个输出S 和C1，其中S 为加法器的和，C1 为进位位输出。
下表中列出一位全加器进行加法运算的输入输出真值表：
表2-1 加法器的真值表
根据以上真值表，可以得到 1 位加法器的输入与输出逻辑关系。
根据上面的逻辑关系式可以建立如下图的 1 位加法器的原理图
接着进行功能仿真：
开始功能仿真，在【Processing】菜单下，选择【Start Simulation】启动仿真工具。
实验结果：
在5-10ns 时，A=1，B=0，C0=0，则C1=0，S=1;
在15-20ns 时，A=1，B=1，C0=0，则C1=1，S=0;
在30-35ns 时，A=0，B=1，C0=1，则C1=1，S=0;
在35-40ns 时，A=1，B=1，C0=1，则C1=1，S=1;
（2）8 位加法器的原理图设计
实验原理8 位加法器用于对两个8 位二进制数进行加法运算，并产生进位。
8 位加法器真值表如下所示：
表中A[7..0]表示 A 有8 位输入端：A7-A0；B[7..0]表示 B 有8 位输入端：B7-B0；S[7..0]表示S 有8 位输入端：S7-S0。
8 位加法器的A、B 都有8 个输入端，加上进位CIN，共有17 个输入端。
它有9 个输出端，即S7-S0 和COUT，因此8 位加法器可由8 个 1 位加法器构成。
进行功能仿真：
实验结果：
设置输入端A[7..0],B[7..0]随机值的仿真结果。
（3）32位加法器的原理图设计
32位加法器用于对两个32位二进制数进行加法运算，并产生进位。
根据图中提示，完成32位加法器原理图的设计：
32位加法器的封装图为：
（4）32位加减器的原理图设计32位加减器用于对两个32位二进制数进行加法或减法运算。
它先由4个8位加法器级联成32加法器，然后像1位加法器变换成1位加减器那样，经过变换，最后实现。
32位加减器有两个输出S和COUT，其中S为加法器的和，COUT用于判断减法运算的结果是否为负数。
有3个输入A、B、和SUB，其中SUB用于标记是否做减法运算。
32位加减器真值表如下所示：
仿真实验结果：
如图所示，A，B，SUB为输入，S为结果，COUT用于判断减法运算的结果是否为负数，当S为0时，A，B执行“+”运算；当S为1时，A，B执行“-”运算。
四、分析与讨论
逐级完成原理图设计，最后用SUB的特殊输入端完成加减法的运算,并且学会了用快捷键设置输入的值。