基于FPGA的数字跑表设计报告
基于FPGA的数字频率计实验报告(能测占空比)
基于FPGA的数字频率计设计学院：专业：班级：姓名：学号：审阅老师：评分：目录一、课程设计目的 (3)二、设计任务 (3)三、功能要求与技术指标 (3)四、数字频率计工作原理概述 (3)五．数字频率计实现方法 (4)六．结论与误差分析 (11)七．VHDL程序： (12)一、课程设计目的熟悉EDA工具，掌握用VHDL语言进行数字系统设计的基本方法和流程，提高工程实践能力。
二、设计任务设计一数字频率计，用VHDL语言描述，用QuartusII工具编译和综合，并在实验板上实现。
三、功能要求与技术指标1.基本功能要求（1）能够测量出方波的频率，其范围50Hz~50KHz。
（2）要求测量的频率绝对误差±5Hz。
（3）将测量出的频率以十进制格式在实验板上的4个数码管上显示。
（4）测量响应时间小于等于10秒。
以上（1）~（4）基本功能要求均需实现。
2.发挥部分（1）提高测量频率范围，如10Hz~100KHz或更高、更低频率，提高频率的测量绝对值误差，如达到±1Hz。
（2）可以设置量程分档显示，如X1档（显示范围1Hz~9999Hz），X10档（显示范围0.001KHz~9.999KHz），X100档（显示范围0.100KHz~999.9KHz）...可以自定义各档位的范围。
量程选择可以通过按键选择，也可以通过程序自动选择量程。
（3）若是方波能够测量方波的占空比，并通过数码管显示。
以上（1）~（3）发挥功能可选择实现其中的若干项。
四、数字频率计工作原理概述1.数字频率计简介在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。
而数字频率计是采用数字电路制成的实现对周期性变化信号的频率的测量。
2.常用频率测量方法：方案一采用周期法。
通过测量待测信号的周期并求其倒数，需要有标准倍的频率，在待测信号的一个周期内，记录标准频率的周期数，这种方法的计数值会产生最大为±1个脉冲误差，并且测试精度与计数器中记录的数值有关，为了保证测试精度，测周期法仅适用于低频信号的测量。
基于FPGA的数字跑表功能的数字钟设计
摘要近年来，科学技术发展飞速，人们的生活质量也不断提高。
传统的时钟已经无法满足现代人的生活要求。
多功能数字钟无论在形态还是在性能上都改变了原有的风格。
本次设计基于原始的数字钟，在此基础上增加了诸项功能。
不仅具备时，分，秒计数功能，另外增加了校时功能，整点报时功能，闹钟功能以及数字跑表功能。
设计中采用了EDA技术，使用硬件描述语言Verilog HDL对各大功能模块的逻辑功能进行代码编写。
于QuartusII软件环境下，采用层次化设计与模块化设计的方法，由各个功能模块连接建立顶层图，构成基于FPGA的多功能数字钟。
设计实验板的主芯片为EP3C25Q240C8，多功能数字钟由分频器模块，时钟计数模块，校时控制模块，闹钟模块，整点报时与音乐演奏模块，数据选择模块，译码显示模块，按键去抖动模块和数字跑表模块构成。
经过程序编译和模块仿真，在实验板上下载验证，该系统可以完成时，分，秒的正常显示，通过按键切换功能模式，进入闹钟时间设定，校时，数字跑表模式。
可以手动调整时间，设定闹钟及数字跑表计时。
关键词：FPGA；Verilog HDL；数字钟；THE DIGITAL CLOCK WITH STOPWATCH FUCTIONABSTRACTIn recent years, the rapid development of science technology, quality of life is also rising. Traditional clock has been unable to meet the requirements of modern life. Both in the form of multi-function digital clock or in the performance has changed the original style.The design is based on the original digital clock, on the basis of it increased various functions. Not only have the time, minutes, seconds count function, also add the function of adjusting time, the whole point timekeeping function, alarm function and digital stopwatch functions. EDA technology used in the design, using Verilog HDL hardware description language for logic functions in major functional modules of code to write. Under Quartus II software environment, using hierarchical design methods and modular design, the top chart established by the various functional modules connecting each other, constitute FPGA-based multifunctional digital clock.The main system chip of design experiment board is EP3C25Q240C8, multifunctional digital clock is composed of the divider module, the clock counting module, the adjust time control module, the alarm module, the whole point timekeeping and music module, the data selection module, the decoding module, the key to jitter module and digital stopwatch module. After the program compiled and module simulation, download on the breadboard validation, The system can complete hours, minutes, seconds display properly, through the key switch function mode, enter the alarm time setting, adjustment time, digital stopwatch mode. You can adjust the time manually, set the alarm and digital stopwatch timer.Keywords：FPGA；Verilog HDL；Digital clock；目录摘要 (i)ABSTRACT ............................................................... i i 第一章绪论 . (1)1.1 基于FPGA数字钟的背景和意义 (1)1.2 课题的研究方法和相关技术的发展 (1)1.3 本文的研究目的和主要研究内容 (2)第二章 FPGA简介 (3)2.1 FPGA的原理与基本结构 (3)2.2 FPGA设计流程 (3)第三章 Quartus II 简介 (4)第四章数字钟总体设计方案 (5)4.1数字钟的基本构成 (5)4.2数字钟的工作原理 (5)第五章数字钟的具体设计流程 (6)5.1 本设计的顶层图 (6)5.2 分频模块 (6)5.3 按键去抖动模块 (7)5.4 时钟模块 (8)5.4.1 模式切换功能 (9)5.4.2 时钟计数功能 (9)5.4.3 校时控制功能 (10)5.4.4 闹钟设定功能 (10)5.4.5 数字跑表功能 (11)5.5 数据选择模块 (11)5.6 译码显示模块 (13)5.7 闹钟音乐模块 (14)5.8 整点报时与音乐演奏模块 (15)结束语 (17)致谢 (18)参考文献 (19)附录A FPGA器件EP3C25_V5电路板 (21)附录B 本设计使用的EP3C25_V5管脚配置文件 (22)程序源代码 (23)第一章绪论1.1 基于FPGA数字钟的背景和意义现今的电子产品要求功能要多样，体积越小越好，且功耗应达到最低[1]。
fpga跑表课程设计
fpga跑表课程设计一、课程目标知识目标：1. 理解FPGA的基本原理，掌握跑表设计的基础知识；2. 学会使用硬件描述语言（如VHDL/Verilog）进行FPGA设计；3. 掌握跑表设计的时序逻辑和组合逻辑，并能够运用到实际设计中；4. 了解FPGA设计中时钟信号的重要性，学会合理分配时钟资源。
技能目标：1. 能够运用所学知识，独立完成FPGA跑表的设计与仿真；2. 培养学生的实际操作能力，提高问题分析和解决能力；3. 学会使用相关软件工具（如Quartus、Vivado等）进行FPGA设计；4. 培养学生的团队协作能力，提高项目完成效率。
情感态度价值观目标：1. 培养学生对电子设计及FPGA技术的兴趣，激发创新意识；2. 培养学生严谨、认真的学习态度，养成良好的学术道德；3. 引导学生关注社会发展，认识到FPGA技术在现代科技中的重要性；4. 培养学生克服困难的意志，提高面对挑战的自信心。
本课程针对高年级学生，结合学科特点，注重理论与实践相结合。
通过本课程的学习，使学生能够掌握FPGA跑表设计的核心知识，提高实际操作能力，培养学生的创新意识和团队协作精神，为今后从事相关领域工作打下坚实基础。
二、教学内容1. FPGA基础知识：- FPGA原理与结构；- 硬件描述语言基础（VHDL/Verilog）；- 常用FPGA开发工具介绍。
2. 跑表设计原理：- 跑表功能需求分析；- 时序逻辑与组合逻辑设计；- 时钟信号分配与设计。
3. FPGA跑表设计实践：- 设计流程与方法；- 代码编写与仿真；- FPGA配置与测试。
4. 教学大纲安排：- 第一周：FPGA原理与硬件描述语言基础；- 第二周：跑表设计原理与时序逻辑设计；- 第三周：组合逻辑设计及时钟信号分配；- 第四周：FPGA跑表设计实践与项目指导；- 第五周：项目验收与评价。
教学内容关联教材章节：- 第一章：FPGA原理与结构；- 第二章：硬件描述语言基础；- 第三章：数字电路设计；- 第四章：FPGA设计实例。
数字跑表设计报告
电子技术综合实验报告数字跑表学院：物理电子学院学号：2904204018姓名：黄峥一系统总体设计设计要求设计一个数字秒表，有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，系统主要由显示译码器、分频器、十进制计数器和六进制计数器组成。
整个秒表还需有一个启动/停止信号和一个复位信号，以便秒表能随意停止及启动。
要求：1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD七段数码管显示读数系统工作原理数字跑表通过系统将48MHz时钟进行分频得到100Hz的秒表时钟，之后通过对时钟信号进行计数得到具体的跑表显示数值，跑表数值作为显示单元电路的输入，显示单元控制数码管动态扫描显示计数因此，系统主要划分为：分频器，计数器，显示控制，开始\停在使能控制，清零控制系统结构图如下二单元电路设计1 分频器设计思路：输入信号为48MHz时钟信号，若每480000次脉冲输入，产生1次输出，即可实现100Hz分频。
同理1KHz。
1.1 分频器1：将48MHz时钟信号分频为100Hz，产生0.01秒时钟信号源程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity div isPort ( clk : in std_logic;count : buffer std_logic);end div;architecture Behavioral of div issignal cnt: integer range 1 to 240000:=1;beginprocess(clk)beginif clk'event and clk = '1' thenif cnt = 240000 thencnt <=1;count<= not count;elsecnt<= cnt+1;end if;end if;end process;end Behavioral;1.2 分频器2：将48MHz时钟信号分频为1KHz接时间扫描模块源程序：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity div1 isPort ( clk : in std_logic;count : buffer std_logic);end div1;architecture Behavioral of div1 issignal cnt: integer range 1 to 24000:=1;beginprocess(clk)beginif clk'event and clk = '1' thenif cnt = 24000 thencnt <=1;count<= not count;elsecnt<= cnt+1;end if;end if;end process;end Behavioral;2 计数器由于数字跑表需要6进制和10进制两类计数器，因此需要两个单元电路分别对6进制和10进制进行计数，二者原理相同，原件图如下.2.1 十进制计数器程序library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity count isport(clr,start,clk: in std_logic;cout: out std_logic;daout: out std_logic_vector(3 downto 0));end count;architecture Behavioral of count issignal temp: STD_LOGIC_VECTOR (3 downto 0):="0000";beginprocess(clk,clr)beginif clr='1' thentemp<="0000";cout<='0';elsif (clk'event and clk='1') thenif start='1' thenif temp>="1001" thentemp<="0000";cout<='1';elsetemp<=temp+1;cout<='0';end if;end if;end if;daout<=temp;end process;end Behavioral;仿真结果如下2.2 六进制计数器library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity count isport(clr,start,clk: in std_logic;cout: out std_logic;daout: out std_logic_vector(3 downto 0)); end count;architecture Behavioral of count issignal temp: STD_LOGIC_VECTOR (3 downto 0):="0000"; beginprocess(clk,clr)beginif clr='1' thentemp<="0000";cout<='0';elsif (clk'event and clk='1') thenif start='1' thenif temp>="0101" thentemp<="0000";cout<='1';elsetemp<=temp+1;cout<='0';end if;end if;end if;daout<=temp;end process;end Behavioral;仿真结果如下3 显示控制显示控制电路根据输入的时钟信号对输入的数据信号进行选择输出，同时输出位选信号控制数码管的动态信号。
跑表-《现代电子技术综合实验》实验报告
电子科技大学《现代电子技术综合实验》实验报告实验题目基于FPGA的数字跑表设计姓名xxx学号xx学院通信与信息工程学院专业通信工程指导老师陈学英指标1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD 七段数码管显示读数。
显示格式：扩展功能：按键消抖选手分时显示要求(1) 设计出符合设计要求的解决方案(2) 设计出单元电路(3) 利用EDA 软件对各单元电路及整体电路进 行仿真(4) 在开发板上实现设计(5) 撰写设计报告分 秒 0.01秒设计方框图单元电路划分计数器分频器使能控制器（开关，复位等以设置到计数器中，没有单独设计模块，特此说明下）扫描显示控制器各单元电路设计计数器程序中本应该采用写一个六进制和十进制的计数器，然后采用画图的方法实现总计数器的设计（即采用两个六进制计数器和四个十进制计数器），本实验中采用了直接对总的计数器进行总体描述来实现（因为编写相对简单，不易处错误）。
用了一个特别长的一大串if内嵌套if进行处理。
同时，里面直接写了开始和复位的功能，相当于把使能模块并入其中。
削抖原理在按键按下一次时会有如下的毛刺信号，这个毛刺信号持续时间虽然只有1-3ms，但是这对于硬件来说，还是很长的，最关键的是，会产生很多个下降沿和电平触发。
所以必须对其进行处理，否则在按键按下一次后，run/stop 会反转多次。
消抖方法分为硬件消抖和软件延时消抖。
在FPGA 中可以定义三个D 触发器，进行硬件3ms 消抖（时间可以根据实际情况而定）。
代码如下：module myroad(i nput clk100,//100hz时钟input clk1000,//1000hz时钟input reset,//复位键input key,//开始停止按键output reg [3:0] num0,//跑表的最低位output reg [3:0] num1,//跑表的第2位output reg [3:0] num2,//跑表的最3位output reg [3:0] num3,//跑表的最4位output reg [3:0] num4,//跑表的最5位output reg [3:0] num5//跑表的最6位);reg keyout,run;//key的衍生内部信号reg clr,dout1,dout2,dout3,do1,do2,do3;//reset的内部衍生信号，以及6个消抖的内部变量initial beginnum0<=0;num1<=0;num2<=0;num3<=0;num4<=0;num5<=0;run<=1;clr<=1;dout1<=1;dout2<=1;dout3<=1;do1<=1;do2<= 1;do3<=1;keyout<=1;End//赋初值，居然是被允许的，还是ISE比quarters要宽松一些。
基于FPGA的数字跑表设计报告
基于FPGA的数字跑表设计报告姓名：学号：指导老师：***摘要：本文详细介绍了数字秒表的设计指标，设计思路，设计方案，系统电路设计，系统单元模块设计，系统硬件实现与测试的结果。
一 引言 科技高度发展的今天，集成电路和计算机应用得到了高速发展。
尤其是计算机应用的发展。
它在人们日常生活已逐渐崭露头角。
大多数电子产品多是由计算机电路组成，如：手机、mp3等。
而且将来的不久他们的身影将会更频繁的出现在我们身边。
各种家用电器多会实现微电脑技术。
电脑各部分在工作时多是一时间为基准的。
本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。
秒表在很多领域充当一个重要的角色。
在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验。
他们对时间精确度达到了几纳秒级别。
二 项目任务与设计思路 本项目的任务是掌握使用VHDL 语言的设计思想；熟悉ise 软件的使用；了解XILINX 学生EDA 实验板。
了解 EDA 技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。
在掌握所学的计算机组成与结构课程理论知识时。
通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决 计算机技术实际问题的能力。
通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。
项目任务与设计思路本项目的指标：1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD 七段数码管显示读数。
显示格式：三 基于VHDL 方法设计方案 VHDL 的设计流程主要包括以下几个步骤：1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL 编辑环境。
通常VHDL 文件保存为.vhd文件2.功能仿真：将文件调入HDL 仿真软件进行功能仿真，检查逻辑功能是否正确。
3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。
基于FPGA的数字跑表设计
0 引言在科技高度发展的今天，随着大规模集成电路和计算机的发展，现代电子设计的方法与技术也在不断发生变化。
目前，比较有效的电子设计方法是将板卡设计、可编程逻辑设计和软件开发融合在一起。
而且，计算机的应用与发展已经在人们的日常生活中逐渐崭露头角。
大多数电子产品多是由计算机电路组成，本次设计的课题就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字跑表。
跑表是体育比赛中常用的计时仪器，所以对时间的精确度很高。
1 系统设计1.1 总体设计基于前面的分析，课题数字跑表设计由FPGA器件完成按键控制、数字的显示等核心数字电路的功能。
设计数字跑表，令它通过两个按键来控制计时的开始和结束，一个是清0控制按键，用于设置跑表为初始零状态；另一个是开始/停止控制按键，在清0控制按键无效的时候，按一下开始/停止键则计时器开始计时，再按一下则暂停计时，再按一下则继续计时。
数字跑表总体设计框图如图1所示。
1.2 各部分模块设计根据此设计流程，我们可以将数字跑表的设计分为三个主要部分：（1）分频首先根据FPGA器件的基础时钟，进行时钟的设计，将器件自带的时钟频率进行分频，分频成为课题数字跑表所需的时钟信号，课题要求输入时钟频率为100Hz，100Hz=0.01s，使其满足数字跑表计时精度为10ms的要求，我们已知的FPGA器件上自带的时钟信号为50MHz。
图1 数字跑表的流程框图（2）控制根据要求数字跑表要具有控制功能，通过两个按键控制，一个为清零控制按键，控制异步清零，和启动功能，用于设置跑表为初始零状态，另一个按键为开始/停止按键，控制数字跑表的启动和停止，按一下开始/停止键则计时器开始计时，再按一下则暂停计时，再按一下则继续计时。
（3）显示最后一步，对所得的数据进行处理，并将其显示。
由显示的时分秒用7段数码管显示出来。
将三个部分整合起来放在index, design idea, design scheme, circuit design of the system, design of the corresponding module of the system, system hardware implementation and test results.Keywords: digital stopwatch;FPGA;Verilog HDL language始/暂停按键）输出信号:MSH,MSL,SH,SL,MH,ML（7段数码管）分频部分器件图如图4所示。
(完整版)基于FPGA的数字跑表设计毕业设计
本科毕业论文基于FPGA的数字跑表设计Digital stopwatch design based on FPGA学院名称：电子信息与电气工程学院专业班级：电子信息工程（专升本）2013级2015年5月毕业设计（论文）原创性声明和使用授权说明原创性声明本人郑重承诺：所呈交的毕业设计（论文），是我个人在指导教师的指导下进行的研究工作及取得的成果。
尽我所知，除文中特别加以标注和致谢的地方外，不包含其他人或组织已经发表或公布过的研究成果，也不包含我为获得安阳工学院及其它教育机构的学位或学历而使用过的材料。
对本研究提供过帮助和做出过贡献的个人或集体，均已在文中作了明确的说明并表示了谢意。
作者签名：日期：指导教师签名：日期：使用授权说明本人完全了解安阳工学院关于收集、保存、使用毕业设计（论文）的规定，即：按照学校要求提交毕业设计（论文）的印刷本和电子版本；学校有权保存毕业设计（论文）的印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目的前提下，学校可以公布论文的部分或全部内容。
作者签名：日期：目录摘要...................................................... Abstract ....................................................引言......................................................第一章绪论................................................1.1 设计背景与意义................................................1.2 跑表的发展趋势................................................第二章实验的软件环境.......................................2.1 MAX+plusⅡ软件................................................2.2 VHDL语言......................................................第三章跑表的设计...........................................3.1跑表的方案选择.................................................3.2跑表的程序流程图 ...............................................3.3顶层设计与VHDL源代码 ..........................................3.3.1顶层实体设计及VHDL源代码 ....................................3.3.2顶层结构体的设计 .............................................3.4跑表的各个模块分析 .............................................3.4.1键输入模块...................................................3.4.2时钟分频模块.................................................3.4.3控制模块.....................................................3.4.4跑表计时模块.................................................3.4.5跑表显示模块.................................................3.5仿真结果.......................................................结语.......................................................致谢.......................................................参考文献....................................................附录A 管脚引用表............................................附录B 跑表的程序代码........................................基于FPGA的数字跑表设计摘要：本数字跑表用于检测需要准确计时或计时场合较为精确且比较精密的环境中。
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基于FPGA的数字跑表设计报告姓名：学号：指导老师：***摘要：本文详细介绍了数字秒表的设计指标，设计思路，设计方案，系统电路设计，系统单元模块设计，系统硬件实现与测试的结果。
一 引言 科技高度发展的今天，集成电路和计算机应用得到了高速发展。
尤其是计算机应用的发展。
它在人们日常生活已逐渐崭露头角。
大多数电子产品多是由计算机电路组成，如：手机、mp3等。
而且将来的不久他们的身影将会更频繁的出现在我们身边。
各种家用电器多会实现微电脑技术。
电脑各部分在工作时多是一时间为基准的。
本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。
秒表在很多领域充当一个重要的角色。
在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验。
他们对时间精确度达到了几纳秒级别。
二 项目任务与设计思路 本项目的任务是掌握使用VHDL 语言的设计思想；熟悉ise 软件的使用；了解XILINX 学生EDA 实验板。
了解 EDA 技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。
在掌握所学的计算机组成与结构课程理论知识时。
通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决 计算机技术实际问题的能力。
通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。
项目任务与设计思路本项目的指标：1、跑表精度为0.01秒2、跑表计时范围为：1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式：用六位BCD 七段数码管显示读数。
显示格式：三 基于VHDL 方法设计方案 VHDL 的设计流程主要包括以下几个步骤：1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的HDL 编辑环境。
通常VHDL 文件保存为.vhd文件2.功能仿真：将文件调入HDL 仿真软件进行功能仿真，检查逻辑功能是否正确。
3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简的布尔表达式。
逻辑综合软件会生成.edf 或.edif 的 EDA 工业标准文件。
4.布局布线：将.edf 文件调入PLD 厂家提供的软件中进行布线，即把设 分 秒 0.01秒计好的逻辑安放PLD/FPGA 内。
5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证电路的时序。
（也叫后仿真）通常以上过程可以都在 PLD/FPGA 厂家提供的开发工具。
6.器件编程。
四系统电路设计五系统单元模块设计一分频器代码实现：Freq:process(clk)variable fcount1,fcount2:integer;beginif clk'event and clk='1' thenif fcount1=24000 thenfcount1<=1;clk_1k<= not clk_1k;else fcount1<=fcount1+1; end if;if fcount2=240000 then fcount2<=1;clk_100<=not clk_100; else fcount2<=fcount2+1;end if;end if;end process;二计数器代码实现： Count:process(rst,clk_100,pause)beginif rst='1' thencount_1<="0000";count_2<="0000";count_3<="0000";count_4<="0000";count_5<="0000";count_6<="0000";elsif pause='1' thenNULL;elseif clk_100'event and clk_100='1' then if count_1="1001" thencount_1<="0000";if count_2="1001" thencount_2<="0000";if count_3="0101" thencount_3<="0000";if count_4="1001" thencount_4<="0000";if count_5="1001" thencount_5<="0000";if count_6="0101" thencount_6<="0000";else count_6<=count_6+1;end if;else count_5<=count_5+1;end if;else count_4<=count_4+1;end if;else count_3<=count_3+1;end if;else count_2<=count_2+1;end if;else count_1<=count_1+1;end if;end if;end if;end process;三译码显示控制代码实现：Countscan:process(clk1)beginif clk_1k'event and clk_1k='1' thenif count_s="101" thencount_s<="000";else count_s<=count_s+1;end if;end if;end process;choose<=count_s;scan:process(count_s,count_1,count_2,count_3,count_4,count_5,count_6) begincase count_s iswhen "000" => data<=count_1;when "001" => data<=count_2;when "010" => data<=count_3;when "011" => data<=count_4;when "100" => data<=count_5;when "101" => data<=count_6;when others=>NULL;end case;end process;shuma:process(data)begincase data iswhen "0000"=> light <= "0000001";when "0001"=> light <= "1001111";when "0010"=> light <= "0010010";when "0011"=> light <= "0000110";when "0100"=> light <= "1001100";when "0101"=> light <= "0100100";when "0110"=> light <= "0100000";when "0111"=> light <= "0001111";when "1000"=> light <= "0000000";when "1001"=> light <= "0000100";when others => NULL;end case;end process;六系统硬件实现与测试一程序代码：entity szpb isport(clk:in std_logic;allout:out std_logic_vector(6 downto 0);rst:in std_logic;choose:out std_logic_vector(2 downto 0);inen:in std_logic;outen:out std_logic;pause:in std_logic);end szpb;architecture of szpb issignal clk1,clk2:std_logic:=’0’;signalcount_1,count_2,count_3,count_4,count_5,count_6:std_logic_vector(3 downto 0):=”0000”;signal count_s:std_logic_vector(2 downto 0):=”000”;signal data:std_logic_vector(3 downto 0):=”0000”;beginFreq:process(clk)variable con1,con2:integer;beginif clk'event and clk='1' thenif con1=23999 thencon1:=0;clk1<= not clk1;else con1:=con1+1;end if;if con2=239999 thencon2:=0;clk2<=not clk2;else con2:=con2+1;end if;end if;end process;Count:process(rst,clk2,pause)beginif rst='1' thencount_1<="0000";count_2<="0000";count_3<="0000";count_4<="0000";count_5<="0000";count_6<="0000";elsif pause='1' thenNULL;elseif clk2'event and clk2='1' then if count_1="1001" thencount_1<="0000";if count_2="1001" thencount_2<="0000";if count_3="0101" thencount_3<="0000";if count_4="1001" thencount_4<="0000";if count_5="1001" thencount_5<="0000";if count_6="0101" thencount_6<="0000";else count_6<=count_6+1;end if;else count_5<=count_5+1;end if;else count_4<=count_4+1;end if;else count_3<=count_3+1;end if;else count_2<=count_2+1;end if;else count_1<=count_1+1;end if;end if;end if;end process;Countscan:process(clk1)beginif clk1'event and clk1='1' thenif count_s="101" thencount_s<="000";else count_s<=count_s+1;end if;end if;end process;choose<=count_s;scan:process(count_s,count_1,count_2,count_3,count_4,count_5,count_6) begincase count_s iswhen "000" => data<=count_1;when "001" => data<=count_2;when "010" => data<=count_3;when "011" => data<=count_4;when "100" => data<=count_5;when "101" => data<=count_6;when others=>NULL;end case;end process;shuma:process(data)begincase data iswhen "0000"=> light <= "0000001";-----when "0001"=> light <= "1001111";when "0010"=> allout <= "0010010";when "0011"=> allout <= "0000110";when "0100"=> allout <= "1001100";when "0101"=> allout <= "0100100";when "0110"=> allout <= "0100000";when "0111"=> allout <= "0001111";when "1000"=> allout <= "0000000";when "1001"=> allout <= "0000100";when others => NULL;end case;end process;outen<=inen;end szpb;二仿真实现三下载过程：光标移至【Generate Programing File】后单击鼠标右键，然后单击【Properties】在打开的对话框的左侧栏选中【Configuration Options】将右侧的Unused IOB Pins这一项改为Pull Up，单击OK。