X微处理器FPGA仿真的研究与实现(1)

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高性能微处理器结构
X 微处理器 是一款 64 位通 用微处理 器, 基 于 IA 64 架构 , 采用 EPIC( 显式并行指令计算 ) 设计哲 学。EP IC 继承了超长指令字能够开发更大的指令 级并行性的能力及超标量 RISC 处理器指令长度固 定、 支持寄存器 寄存器型操作的优势, 克服了超长 指令字代码空间浪费和兼容性差的缺点, 提供了分 支提示信息、 Cache 提示信息等 , 以指导相应的硬件 结构。同时 , EP IC 机制采用多个不同的执行部件 , 能够并行执行多条指令。具有丰富的硬件资源 , 包 括: 128 个通用寄存器、 128 个浮点寄存器、 64 个谓 词寄存器、 6 个 整数 AL U 、 4 个 load/ st or e 部件、 2 个浮点部件、 3 个分支部件以及 6 个多媒体执行部 件。 X 微处理器体系结构如图 1 所示。
第 38 卷第 3 期 2008 年 6 月
微 电 子 学 Microelectronics
Vo l 38, N o. 3 Jun 2008
X 微处理器 FPGA 仿真的研究与实现
姚丽娜, 胡建国
( 湖南广播电视大学 , 长沙 410004)
摘 要:
X 微处理器是一款具有完全自主知识产权的通用 64 位高性能微处理器 , 规模大、 复杂度
、 禁
忌搜索 、 遗传算法 、 图划分、 整数规划 、 启发式 [ 7] 算法( GCL P) 、 基于调度的算法、 解空间平滑算法 等。比较常用的 F PGA 划分方法有双划分 [ 8] 、 多路 划分 、 约束驱动的划分、 基于性能的划分 、 基于 [ 10] 结构的划分 。已有的 FP GA 划分方法不能很好 地保证整个系 统划分后的时序正确性 和信号完整 性 , 很难直接应用于 X 微处理器的多片 F PGA 划分 过程。本文根据 X 微处理器设计的特点, 提出了一 种基于系统功能和流水线 ( Pipeline) 结构的 F PGA 划分方法, 通 过对关键模块的复用, 利用 F PGA 芯 片中 DCM 灵活可调特性 , 实现模块间的倍频传输, 确保流水线时序的正确执行和信号传输的完整性。 基于系统功能和流水线结构的 F PGA 划分方 法的基本思想: 根据系统功能对关键模块复用, 独立 的功能部件和流水线每一站 ( 级 ) 不细分 , 划分只在 流水线站间进行, 并按照各个功能部件的大小、 I/ O 数和流水线的执行顺序进行划分。要划分的微处理 器系统结构如图 1 所示。 X 微处理器的 F PGA 划分实现步骤如下:
n 维矩阵 IO n n 和尺寸的 1
n维
矩阵 S ; 4) 定 义 每个 F PGA 芯 片的 最 大 设计 空 间 为 Pin, Gat e , Pin 是 F PGA 最大用户 I/ O 数, Gat e 是 FP GA 系统门数量; 5) 定 义 每个 F PGA 芯 片的 实 际 设计 空 间 为 pin, gat e , pin 是实际所用 I/ O 数 , gate 是实际占 用门数量 ; 6) 在满足 流水线全局时序 运行正确性的 条件 下, 求解 pin 减 Pin 和 Gate 减 gat e 的最小值。得到 最优化的划分结果, 基本确定每片 FP GA 的资源使 用情况和功能模块的分配。 7) 保证全局时序的正确, 复用部分模块或逻辑 确保控制 逻辑的 锁步执行 , 加入 虚拟 I/ O 设计 逻 辑, 减少 FP GA 片间互连 I/ O 数目和本身的 I/ O 数 目。 系 统 最 终 划 分 为 6 片 Xilinx Virt ex II XC2V8000 的 F PGA 来实现。划分 后每片 FP GA 模块的分配如图 2 所示, 其中 , 3、 4 片 F PGA 中复用 指控部件 , 1、 5 片 F PGA 中复用 T L B 控制逻辑。
实现用户待验证的设计 , 利用测试向量, 或通过真实 目标系统产生激 励, 验证 和测试芯片的逻 辑功能。 F PGA 仿真的突出优点是速度快, 能够实时仿真用 户设计对各种输入激励的真实响应, 并充分考虑了 芯片/ 电路的操作时序。 FP GA 仿真在设计的早期 即可验证 CPU 功能的正确性, 支持硬件、 软件及整 个系统的并行开发 , 并能检查硬件和软件兼容性 , 在 目标系统中同时测试系统中运行的实际软件 。 F PGA 仿真为数字系统提供了与设计芯片功能 等价的硬件原型, 以接近实际运行速度的方式执行 设计模型。随着设计规模和电路系统复杂度的快速 增长, 单片 F PGA 芯片经常不能实 现整个设计, 整
Key words: F PGA emulation; F PGA partitioning ; V erificatio n platfo rm; M icr oprocessor EEACC: 1265F 程数据 , 下载该数据到 FP GA 器件 ; 用 F PGA 器件
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引 言
X 微处理器芯片规模与功能上的扩展使得其功
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图1
X 处理器微体系结构
Fig. 1 A rchitecture o f X micro processor
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FPGA 仿真平台的实现
FP GA 实现的设计与最终的设计在功能上具有
1) 分析系统体系结构设计和整个流水线的全局 时序执行过程, 确定需要复用的关键模块 ; 2) 把功能模块基于流水线结构进行布局; 3) 分别对 各功能 模块 的 RT L 级 代码进 行编 译、 综合 , 得到各功能模块的尺寸和 I/ O 链接关系,
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能正确性验证越来越困难 , 出错的概率也大大增加。 能否及时发现设计中存在的错误 , 对保证设计的正 确性和缩短设计周期至关重要。对微处理器全芯片 的验证, 如果采用软件模拟的方式来验证其设计的 正确性, 即使用最快的计算机 , 其速度仍然令人难以 忍受。因此, 需要更快捷、 更接近设计目标的验证手 段。 FP GA 仿真提供了有效机制。 FP GA 仿真使用 可动态配置的 F PGA 实现待验证的设计 , 利用专用 软件, 把用户的设计转换成仿真器所需的 F PGA 编
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际运行速度的方式执行设 计模型。与 模拟验证相 比 , FP GA 仿真难以调试 , F PGA 仿真验证通常须在 软件模拟验证进行了一定阶段之后, 且用户设计的 逻辑正确性已经得到基本保证的前提下才开始, 而 且实现复杂、 成本代价高, 不便于故障诊断和调试。 随着设计规模和电路系统复杂度的快速增长 , 整个 电路或设计不得不划分为多片 F PGA 来实现。 3. 1 FPGA 划分 X 微处理器规模庞大, 含有 128 个通用寄存器 和浮点寄存器、 多个应用寄存器、 2 级缓存 ( cache) 、 整数 AL U 、 浮点 AL U 、 多媒体 AL U 、 分支( branch) 等功能部件, 设计规模达到千万门级。这样的规模 显然不可能用单片 F PGA 实现 , 需采用多片 F PGA 并通过专门设计的 F PGA 仿真板互连来实现 , 并对 整个待验证设计进行 FP GA 划分。由于 F PGA 的 容量和 I/ O 约束, FP GA 划分比 VL SI 划分更加困 难 , FP GA 容量和 I/ O 数目限制一直是 FP GA 划分 的瓶颈 ; 同时 , X 微处理器设计复杂度极高 , 如何保 证其信号完整性也是多片 F PGA 实现的难题。 关于 FP GA 划分的主要算法有模拟退火
一致性, 时序上非常接近 ; F PGA 仿真为 IC 设计提 供了与设计芯片功能等价的硬件原型, 并以接近实
第3期
姚丽娜 等 : X 微处理器 F PG A 仿真的研究与实现
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初步确定 F PGA 的使用片数。假设有 n 个模块, 构 造一个 I/ O 的 n
1xn
点 , 基于流水线顺序执行时序 正确性, 提出了虚拟 I/ O 技术来扩展 I/ O 数量。 虚拟 I/ O 技术是利 用信号发送端 和接收端加 入打包逻辑和解包逻辑来扩展 F PGA 的 I/ O 数量。 打包逻辑和解包逻辑通过寄存器、 信号接收发送控 制开关和触发器实现, 如图 3 所示。打包逻辑首先 把要复用的信号用寄存器暂存起来, 通过一个计数 器实现的控制开关控制信号传输, 同时用倍频时钟 控制的触发器把复用信号发送出去; 计数器的位宽 与复用的信号数一致 , 并且计数器的时钟与触发器 的控制时钟一致; 解包逻辑用一个倍频时钟控制的 触发器接收打包逻辑发送的信号, 通过一个计数器 实现的控制开关, 将接收的信号分解到寄存器暂存, 通过寄存器输出给信号接收逻辑, 计数器的位宽与 时钟 打 包 逻 辑 一样 ; 倍 频 时 钟 由 F PGA 内 部 的 DCM 提供, 图 4 是 4 信号复用的打包逻辑和解包逻 辑电路图。
plex it y. Based on F PGA emulation of X micr opro cessor , diff iculties in F PG A emulatio n, including F PG A par tit io ning, FP GA pin r eplicating and sig nal transmission integr ity o f inter connected F PGA s, w ere discussed. V ir tual I/ O technique and F PG A par titioning based o n system function and pipeline structure wer e pro po sed. Fur ther mor e, a reconfig ur able general pur po se F PG A emulat ion board was dev elo ped. U sing these techniques, problems w ith emu latio n o f X processor based o n multi FP GA s wer e so lv ed.